CN110891151B - 高速数据读出设备和使用其的cmos图像传感器 - Google Patents

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Abstract

高速数据读出设备和使用其的CMOS图像传感器。一种数据读出设备可包括：计数器阵列，其包括地址解码器和计数器电路，地址解码器被配置为接收地址，计数器电路联接到地址解码器并且基于列地址执行计数操作；感测放大器阵列，其联接到计数器阵列以从计数器阵列读出数据；时钟驱动器，其与计数器阵列的中心相邻布置以分配时钟脉冲；第一预充电电路，其被布置在计数器阵列的一侧并被构造为从时钟驱动器接收时钟脉冲并执行预充电操作；以及第二预充电电路，其被布置在计数器阵列的另一侧并被构造为从时钟驱动器接收时钟脉冲并执行预充电操作。

Description

高速数据读出设备和使用其的CMOS图像传感器
技术领域
本专利文献中所公开的技术和实现方式涉及数据读出设备和图像传感器。
背景技术
图像传感器使用感光像素来捕获图像并且可被实现为互补金属氧化物半导体(CMOS)图像传感器(CIS)装置。可取的是按照实现特定装置特征(包括例如高速读出以及低功耗、低噪声级别等)的方式设计图像传感器。
发明内容
除了别的以外，本专利文献提供了高速数据读出设备以及使用该高速数据读出设备的图像传感器的设计，该高速数据读出设备使用双预充电方案以读出使用列并行单斜率模数转换器(ADC)的电路中的计数器的数据，因此增加感测放大器的电压摆幅容限。
在实施方式中，一种数据读出设备可包括：计数器阵列，其包括地址解码器和计数器电路，地址解码器被配置为接收地址，计数器电路联接到地址解码器并且基于地址执行计数操作以将模拟信号转换为数据；感测放大器阵列，其联接到计数器阵列并被构造为从计数器阵列读出数据；时钟驱动器，其与计数器阵列的中心相邻布置以分配时钟脉冲；第一预充电电路，其被布置在计数器阵列的一侧并被构造为从时钟驱动器接收时钟脉冲并执行预充电操作；以及第二预充电电路，其被布置在计数器阵列的另一侧并被构造为从时钟驱动器接收时钟脉冲并执行预充电操作。
作为示例而非限制，第一预充电电路可包括：第一预充电脉冲发生器，其被布置在计数器阵列的外围区域中以从时钟驱动器接收时钟脉冲并生成预充电脉冲信号；以及第一预充电驱动器，其联接到第一预充电脉冲发生器以接收由第一预充电脉冲发生器生成的预充电脉冲信号以重置联接到计数器阵列以从计数器阵列输出数据的差分数据线。
第二预充电电路可包括：第二预充电脉冲发生器，其被布置在计数器阵列的另一外围区域中以从时钟驱动器接收时钟脉冲并生成预充电脉冲信号；以及第二预充电驱动器，其联接到第二预充电脉冲发生器以接收由第二预充电脉冲发生器生成的预充电脉冲信号以重置联接到计数器阵列以从计数器阵列输出数据的差分数据线。
第一预充电电路可被布置在计数器阵列的一侧的外围区域中，而第二预充电电路可被布置在计数器阵列的另一侧的另一外围区域中。时钟驱动器可与计数器阵列的底部或顶部的中心相邻布置。
在另一实施方式中，一种数据读出设备可包括：计数器阵列，其包括地址解码器和计数器电路，地址解码器被配置为接收地址，计数器电路联接到地址解码器并且基于地址执行计数操作以将模拟信号转换为数据；感测放大器阵列，其联接到计数器阵列以从计数器阵列读出数据；预充电脉冲发生器，其接收时钟脉冲并生成预充电脉冲信号；以及多个预充电驱动器，其分布于计数器阵列的区域上方并共同联接到预充电脉冲发生器，各个预充电驱动器接收由预充电脉冲发生器生成的预充电脉冲信号以重置差分数据线。
作为示例而非限制，预充电脉冲发生器可被布置在计数器阵列的外围区域中。计数器阵列可包括多个计数器组，各个计数器组包括预设数量的计数器，并且在各个计数器组处布置预充电驱动器。
在另一实施方式中，一种数据读出设备可包括：计数器阵列，其包括地址解码器和计数器电路，地址解码器被配置为接收地址，计数器电路联接到地址解码器并且基于地址执行计数操作以将模拟信号转换为数据；感测放大器阵列，其联接到计数器阵列以从计数器阵列读出数据；时钟驱动器，其与计数器阵列的中心相邻布置以分配时钟脉冲；第一预充电脉冲发生器，其与计数器阵列的一侧相邻布置并被构造为从时钟驱动器接收时钟脉冲并生成预充电脉冲信号；第二预充电脉冲发生器，其与计数器阵列的另一侧相邻布置并被构造为从时钟驱动器接收时钟脉冲并生成预充电脉冲信号；以及多个预充电驱动器，其分布于计数器阵列的区域上方并共同联接到第一预充电脉冲发生器和第二预充电脉冲发生器，接收由第一预充电脉冲发生器和第二预充电脉冲发生器生成的预充电脉冲信号以重置差分数据线。
在另一实施方式中，一种图像传感器可包括：像素阵列，其包括用于感测入射光以输出与入射光对应的像素信号的成像像素；行解码器，其在各条行线处选择并控制像素阵列内的成像像素；数据读出设备，其读出从像素阵列输出的像素信号并输出所读取的数据；以及控制电路，其控制行解码器和数据读出设备的操作。数据读出设备可包括：计数器阵列，其包括地址解码器和计数器电路，地址解码器被配置为接收列地址，计数器电路联接到地址解码器并且基于列地址执行计数操作以将像素信号转换为数据；感测放大器阵列，其联接到计数器阵列并被构造为从计数器阵列读出数据；时钟驱动器，其与计数器阵列的中心相邻布置并被构造为分配列时钟；第一预充电电路，其被布置在计数器阵列的一侧并被构造为从时钟驱动器接收列时钟并执行预充电操作；以及第二预充电电路，其被布置在计数器阵列的另一侧并被构造为从时钟驱动器接收列时钟并执行预充电操作。
在另一实施方式中，一种图像传感器可包括：像素阵列，其包括用于感测入射光以输出与入射光对应的像素信号的成像像素；行解码器，其在各条行线处选择并控制像素阵列内的成像像素；数据读出设备，其读出从像素阵列输出的像素信号并输出所读取的数据；以及控制电路，其控制行解码器和数据读出设备的操作。数据读出设备可包括：计数器阵列，其包括地址解码器和计数器电路，地址解码器被配置为接收列地址，计数器电路联接到地址解码器并且基于列地址执行计数操作以将像素信号转换为数据；感测放大器阵列，其联接到计数器阵列并被构造为从计数器阵列读出数据；预充电脉冲发生器，其被构造为接收列时钟并生成预充电脉冲信号；以及多个预充电驱动器，其分布于计数器阵列的区域上方并共同联接到预充电脉冲发生器，各个预充电驱动器接收由预充电脉冲发生器生成的预充电脉冲信号以重置差分数据线。
在另一实施方式中，一种图像传感器可包括：像素阵列，其包括用于感测入射光以输出与入射光对应的像素信号的成像像素；行解码器，其在各条行线处选择并控制像素阵列内的成像像素；数据读出设备，其读出从像素阵列输出的像素信号并输出所读取的数据；以及控制电路，其控制行解码器和数据读出设备的操作。数据读出设备可包括：计数器阵列，其包括地址解码器和计数器电路，地址解码器被配置为接收列地址，计数器电路联接到地址解码器并且基于列地址执行计数操作以将像素信号转换为数据；感测放大器阵列，其联接到计数器阵列以从计数器阵列读出所述数据；时钟驱动器，其与计数器阵列的中心相邻布置以分配列时钟；第一预充电脉冲发生器，其被布置在计数器阵列的一侧并且被构造为从时钟驱动器接收列时钟并生成预充电脉冲信号；第二预充电脉冲发生器，其被布置在计数器阵列的另一侧并且被构造为从时钟驱动器接收列时钟并生成预充电脉冲信号；以及多个预充电驱动器，其分布于计数器阵列的区域上方并共同联接到第一预充电脉冲发生器和第二预充电脉冲发生器，接收由第一预充电脉冲发生器和第二预充电脉冲发生器生成的预充电脉冲信号以重置差分数据线。
附图说明
图1示出基于所公开的技术的一些实施方式实现的图像传感器的示例。
图2是基于所公开的技术的一些实施方式实现的数据读出设备的示例的框图。
图3是基于所公开的技术的一些实施方式实现的数据读出设备的示例的配置图。
图4A和图4B是图3的数据读出设备的时序图的示例。
图5是基于所公开的技术的一些实施方式实现的数据读出设备的示例的配置图。
图6是基于所公开的技术的一些实施方式实现的数据读出设备的示例的配置图。
图7是基于所公开的技术的一些实施方式实现的数据读出设备的示例的配置图。
图8是示出基于所公开的技术的一些实施方式实现的图像传感器的示例的配置图。
具体实施方式
可按照特定方式设计图像传感器以实现期望的性能。然而，可存在相矛盾的考虑和权衡。例如，在高速读出与低功耗之间存在权衡。因此，为了方便大的像素阵列的高速读出而不消耗太多功率，诸如CIS的许多图像传感器使用列并行架构以满足高速和低功率要求二者。列并行架构与当前CIS像素布局的小像素宽度一起可使得模数转换器(ADC)的集成更加困难，因此，许多图像传感器使用具有简单结构的单斜率ADC。
CIS的分辨率越高，包括在CIS中的列数越高。因此，使用单斜率ADC的列并行读出方案可用于以低电压、低噪声特性实现高速读出，从而实现高分辨率、高速CIS。这里，列并行单斜率ADC在各个列处包括计数器。包括在一条行线中的所有像素的图像数据值被模数转换并存储在计数器内的存储器中。然后，模数转换的结果值被传送至单斜率ADC的后级处的数字块并由该数字块高速处理。
由于假定一定量的数据通过多个通道的读出路径发送，读出所有数据所需的时间相对短，所以用于数据读出的通道的数量增加以满足与用于分解计数器的数据的感测放大器的数据处理速度和电压摆幅容限有关的约束。因此，对于减少数据读出路径中所需的通道的数量，从而减少感测放大器和数据线的数量以实现小型化、低功率的图像传感器而言，数据读出速度是重要的。
图1示出基于所公开的技术的一些实施方式实现的图像传感器的示例，示出具有使用一般单斜率模数转换器(ADC)实现的列并行结构的图像传感器。
基于所公开的技术的一些实施方式实现的图像传感器可包括像素阵列10、行解码器20、斜坡信号发生器30、比较电路40、计数电路50、存储器电路60、控制电路80和列读出电路70。在所公开的技术的一些实施方式中，图像传感器可以是形成基板的半导体光传感器(诸如使用列并行架构的CIS)。图像传感器可包括成像像素的成像传感器阵列，其用于将所接收的不同成像像素上的入射光转换为电荷或信号以表示入射光中承载的图像。像素阵列10可输出与入射光对应的像素信号。行解码器20可在各条行线处选择像素阵列10内的像素并基于控制电路80所提供的控制信号来控制所选像素的操作。斜坡信号发生器30可基于控制电路80所提供的控制信号来生成斜坡信号。在所公开的技术的一些实施方式中，斜坡信号发生器30所生成的斜坡信号可以是斜升或斜降的信号(例如，锯齿信号)以与像素信号进行比较。比较电路40可基于控制电路80的控制信号将从斜坡信号发生器30施加的斜坡信号的值与从像素阵列10输出的像素信号的值进行比较。计数电路50可基于来自比较电路40的输出信号对从控制电路80施加的各个时钟脉冲进行计数。例如，由比较电路40将斜坡信号与像素信号进行比较，并且计数电路50将继续计数，直至发生特定事件(例如，直至斜升信号超过像素信号，或者直至像素信号超过斜降斜坡信号)。存储器电路60可基于控制电路80的控制信号存储计数电路50所提供的计数。控制电路80可控制行解码器20、斜坡信号发生器30、比较电路40、计数电路50、存储器电路60和列读出电路70的操作。列读出电路70可基于控制电路80的控制信号依次输出存储器电路60的数据作为像素数据PXDATA。
图像传感器(例如，CIS)可通过将光入射到图像传感器上之前测量的像素信号(像素输出电压)与光入射到图像传感器上之后测量的像素信号进行比较来去除不期望的偏移。这种技术可被称为相关双采样(CDS)。CDS可由比较电路40执行。
在所公开的技术的一些实施方式中，比较电路40可包括多个比较器，计数电路50可包括多个计数器，并且存储器电路60可包括多个存储器。即，各列具有其自己的比较器、计数器和存储器。
参照图1，比较器、计数器和存储器可如下操作。
第一比较器41可通过与之联接的一个端子接收从像素阵列10的第一列输出的像素信号，并且通过与之联接的另一端子接收从斜坡信号发生器30施加的斜坡信号。第一比较器41可基于来自控制电路80的控制信号比较两个信号的值并且输出指示像素信号和斜坡信号之间哪一信号较大的比较信号。
由于斜坡信号VRAMP具有在初始化后随时间推移增大或减小至预定大小的电压电平，所以输入至比较器的各个端子的两个信号的值可在特定时间点彼此一致。在该时间点之后，从比较器输出的比较信号的值反转。
因此，基于控制电路80所提供的时钟脉冲，第一计数器51可从斜坡信号开始下降的时间点直至从比较器41输出的比较信号反转的时间点之后，对各个时钟脉冲进行计数，并且可输出计数器值。计数器可基于来自控制电路80的重置控制信号被重置。
第一存储器61可存储从计数器51接收的计数器值并且基于来自控制电路80的负载控制信号将所存储的计数器值输出到列读出电路70。
在所公开的技术的一些实施方式中，图像传感器可使用重置信号(重置电压)来重置计数器51，然后使用计数器51将图像信号(信号电压)转换为数字信号。
图2是示出基于所公开的技术的一些实施方式实现的数据读出设备的示例的框图，示出针对高分辨率图像传感器使用列并行单斜率模数转换器(ADC)的诸如数据读出线的寄生电阻或寄生电容(例如，寄生RC负载)的寄生元件。
在所公开的技术的一些实施方式中，感测放大器阵列210可联接到在一个方向上延伸的计数器阵列220的一侧。这里，由于计数器阵列220可包括联接到图1所示的像素阵列10中的几百至几千条列线的几百至几千个计数器，所以感测放大器的输入电压摆幅容限可受到晶体管负载和数据读出线的寄生RC负载限制。
图3是示出基于所公开的技术的一些实施方式实现的数据读出设备的示例的配置图，示出列并行单斜率ADC的感测放大器阵列310从计数器阵列320读取数据。
感测放大器阵列310可包括地址采样器311、延时器312、预充电脉冲发生器313以及感测放大器和预充电驱动器314。地址采样器311可接收来自数字定时发生器(未示出)的列时钟col_clk以及列地址col_addr。地址采样器311可用于捕获并存储要发送到计数器阵列320的列地址。例如，地址采样器311可对列地址进行采样并将采样的列地址传送到计数器阵列320的地址解码器321。延时器312可从数字定时发生器(未示出)接收列时钟col_clk，并且可生成判断时钟judge_clk。例如，延时器312可通过延迟特定量来生成判断时钟judge_clk，以在期望的定时输出判断时钟judge_clk。预充电脉冲发生器313可接收延时器312所生成的判断时钟judge_clk以基于判断时钟judge_clk生成预充电脉冲信号。感测放大器和预充电驱动器314可接收延时器312所生成的判断时钟judge_clk和预充电脉冲发生器313所生成的预充电脉冲信号，感测并放大从计数器阵列320的列计数器322输入的差分数据信号doutp和doutn，并且重置用于承载差分数据信号(例如，doutp和doutn)的差分数据线。
在从计数器阵列320读出数据之前，感测放大器阵列310可对差分数据线进行预充电。感测放大器阵列310被配置为从差分数据线感测低功率信号并将小电压摆幅放大至可识别的逻辑电平，因此数据(例如，计数器数据值)可被正确地解释。
计数器阵列320可包括多个地址解码器321和多个列计数器322。各个地址解码器321可基于从感测放大器阵列310的地址采样器311接收的列地址col_addr识别要选择哪一列。各个列计数器322可基于由对应地址解码器321提供的使能信号来操作。可为各个列提供地址解码器321和列计数器322。例如，各个列包括地址解码器321和列计数器322。
作为示例而非限制，图3的上述数据读出设备使用地址解码方法。作为另一示例，数据读出设备可使用移位寄存器来实现。
图4A和图4B是图3的数据读出设备的时序图的示例。图4A示出一般数据读出方法的时序图，并且图4B示出时序图以显示电压摆幅容限可根据预充电性能(例如，DDR读出方法)而变化。
如图4A所示，列地址col_addr可在列时钟col_clk的上升沿被采样，因此可在各个列时钟col_clk改变。可由延时器312和预充电脉冲发生器313生成判断时钟judge_clk和预充电脉冲信号。当读出速度低时，两个相邻预充电操作之间的时间窗口足够长以完成预充电操作，并且电压摆幅容限可被设定为足以识别电压摆幅的逻辑电平的值。
然而，假设读出速度如图4B所示加倍，则对电压摆幅容限和预充电操作之间的时间窗口的限制变得更难以满足。在理想情况下，如图4B中的实线所指示的，差分数据线可如期望预充电并且可充分地确保电压摆幅容限。然而，当差分数据线没有如期望预充电时，如虚线所指示的，电压摆幅容限可减小，其中通过差分数据线承载与先前数据值相反的数据值。
在实现包括大量寄生电阻和电容元件(例如，寄生RC负载)的高分辨率图像传感器时，可通过增加灌电流或者通过减小预充电脉冲信号的带宽来实现期望的电压摆幅容限。然而，灌电流的增加可能不仅导致功耗增加，而且导致晶体管尺寸增加，从而增加图像传感器芯片的尺寸。此外，在使用SRAM作为锁存器的计数器结构中，难以增加灌电流，因为灌电流由单元设计确定。因此，可通过减小预充电脉冲信号的带宽来实现期望的电压摆幅容限，但是这可能受到寄生电阻和电容元件(例如，寄生RC负载)限制。
因此，基于所公开的技术的一些实施方式实现的数据读出设备使用双预充电方案，而非单预充电方案，来从计数器读出数据，从而增加感测放大器的电压摆幅容限。将参照图5至图8详细描述数据读出设备。
图5是基于所公开的技术的一些实施方式实现的数据读出设备的示例的配置图，示出了预充电驱动器被置于计数器阵列520的两侧以减小预充电驱动器的寄生RC负载，并且时钟驱动器530被置于计数器阵列520的中心位置处以避免预充电脉冲信号之间的定时偏斜的结构。
基于所公开的技术的一些实施方式实现的数据读出设备可包括计数器阵列520、感测放大器阵列510、时钟驱动器530、第一预充电电路540和第二预充电电路550。计数器阵列520可执行计数操作以将根据列地址col_addr传送的像素信号转换为数据。感测放大器阵列510可从计数器阵列520读取数据。时钟驱动器530可与计数器阵列520的中心相邻布置以分配从数字定时发生器(未示出)施加的列时钟脉冲col_clk。第一预充电电路540可联接到计数器阵列520的一侧以从时钟驱动器530接收列时钟col_clk并执行预充电操作。第二预充电电路550可联接到计数器阵列520的另一侧以从时钟驱动器530接收列时钟col_clk并执行预充电操作。
第一预充电电路540可包括预充电脉冲发生器541和预充电驱动器542。预充电脉冲发生器541可被布置在与计数器阵列520的一侧相邻的外围区域中。预充电脉冲发生器541可从时钟驱动器530接收列时钟col_clk并生成预充电脉冲信号。预充电驱动器542可接收由预充电脉冲发生器541生成的预充电脉冲信号并重置差分数据线。
第二预充电电路550可包括预充电脉冲发生器551和预充电驱动器552。预充电脉冲发生器551可被布置在与计数器阵列520的另一侧相邻的另一外围区域中。预充电脉冲发生器551可从时钟驱动器530接收列时钟col_clk并生成预充电脉冲信号。预充电驱动器552可接收由预充电脉冲发生器551生成的预充电脉冲信号并重置差分数据线。
基于所公开的技术的一些实施方式实现的数据读出设备可使用双预充电方案以增加原本将受到寄生RC负载限制的预充电脉冲信号的带宽。在所公开的技术的一些实施方式中，预充电脉冲发生器541和551和预充电驱动器542和552可被置于计数器阵列520的两侧的外围区域中或外围装置中以减小寄生RC负载的影响。因此，预充电脉冲发生器541和551中的每一个和预充电驱动器542和552中的每一个可覆盖一半的预充电脉冲信号，从而增加电压切换容限。
在从置于计数器阵列520的两侧的外围区域中的预充电脉冲发生器541和551发送的预充电脉冲信号没有在相同的时间点生成的情况下，预充电脉冲信号可变长。因此，为了防止这种问题，时钟驱动器530可被置于计数器阵列520的底部或顶部的中心处，使得到达置于计数器阵列520的侧面的预充电脉冲发生器541和551的时钟的延迟量被设定为相同的值，这使得可避免通过第一预充电电路540和第二预充电电路550发送的预充电脉冲信号之间的定时偏斜。
在所公开的技术的实施方式中，数据读出设备可包括两个或更多个预充电驱动器。例如，在计数器阵列包括多个计数器组，各个计数器组包括预设数量的计数器的情况下，可在各个计数器组处布置两个或更多个预充电驱动器。当计数器阵列中包括几百至几千个计数器时，预充电驱动器可共同联接至数百个计数器，并且时钟驱动器530可调节到达联接到各个预充电驱动器的预充电脉冲发生器的时钟的延迟量。
在所公开的技术的实施方式中，预充电脉冲发生器的数量不同于预充电驱动器的数量。例如，各个预充电电路包括一个预充电脉冲发生器和四个预充电驱动器。作为另一示例，各个预充电电路包括一个预充电脉冲发生器和八个预充电驱动器。在这些情况下，从不同的预充电脉冲发生器输出的预充电脉冲可根据各个预充电驱动器距预充电脉冲发生器的距离而具有不同的延迟量。尽管各个预充电驱动器的位置彼此不同，可通过应用了不同的延迟量的预充电脉冲来稳定计数器阵列的操作。
图6是基于所公开的技术的一些实施方式实现的数据读出设备的示例的配置图，示出了预充电驱动器640分布在计数器阵列620的区域上方以减小预充电驱动器的寄生RC负载的结构。
基于所公开的技术的另一实施方式实现的数据读出设备可包括计数器阵列620、感测放大器阵列610、预充电脉冲发生器630以及一个或更多个预充电驱动器640。计数器阵列620可基于列地址col_addr执行计数操作。感测放大器阵列610可从计数器阵列620读取数据。预充电脉冲发生器630可从数字定时发生器(未示出)接收列时钟col_clk并生成预充电脉冲信号。一个或更多个预充电驱动器640可分布在计数器阵列620的区域上方以接收由预充电脉冲发生器630生成的预充电脉冲信号并重置差分数据线。
在基于所公开的技术的另一实施方式实现的数据读出设备中，预充电驱动器640可分布在计数器阵列620的区域上方以执行预充电功能。因此，由于预充电驱动器640和计数器阵列之间的距离减小，所以可仅基于施加到计数器阵列620的预充电脉冲信号来确定延迟量。在此示例配置中，预充电脉冲发生器630可被置于计数器阵列620的外围装置中。
图7是基于所公开的技术的一些实施方式实现的数据读出设备的示例的配置图，示出了预充电脉冲发生器740和750被置于计数器阵列520的侧面以便确保预充电脉冲信号的带宽的结构。
基于所公开的技术的另一实施方式实现的数据读出设备可包括计数器阵列720、感测放大器阵列710、时钟驱动器730、第一预充电脉冲发生器740、第二预充电脉冲发生器750和一个或更多个预充电驱动器760。计数器阵列720可基于列地址col_addr执行计数操作。感测放大器阵列710可从计数器阵列720读取数据。时钟驱动器730可被置于计数器阵列720的中心处以分配从数字定时发生器(未示出)施加的列时钟脉冲col_clk。第一预充电脉冲发生器740可被置于计数器阵列720的一侧以从时钟驱动器730接收列时钟col_clk并生成预充电脉冲信号。第二预充电脉冲发生器750可被置于计数器阵列720的另一侧以从时钟驱动器730接收列时钟col_clk并生成预充电脉冲信号。一个或更多个预充电驱动器760可分布于计数器阵列720的区域上方以接收由第一预充电脉冲发生器740和第二预充电脉冲发生器750生成的预充电脉冲信号并重置差分数据线。
因此，为了确保预充电脉冲信号较短时的信号的带宽，第一预充电脉冲发生器740可被置于计数器阵列720的一个外围区域中，并且第二预充电脉冲发生器750可被置于计数器阵列720的另一外围区域中。这样，通过将预充电驱动器的寄生RC负载减小一半，数据读出设备可用于高速预充电电路。时钟驱动器730可被置于计数器阵列720的底部或顶部的中心处。
图8是示出基于所公开的技术的一些实施方式实现的图像传感器的示例的配置图。
如图8所示，基于所公开的技术的一些实施方式实现的图像传感器(例如，CIS)可包括像素阵列810、行解码器820、数据读出设备830和控制电路840。像素阵列810可输出与入射光对应的像素信号。在控制电路840的控制下，行解码器820可在各条行线处选择像素阵列810内的像素并控制所选像素的操作。在控制电路840的控制下，数据读出设备830可读出从像素阵列810输出的像素信号并输出所读取的数据。控制电路840可控制行解码器820和数据读出设备830的操作。数据读出设备830可用作基于所公开的技术的一些实施方式实现的图5至图7的数据读出设备中的任一个。
在所公开的技术的一些实施方式中，数据读出设备可使用双预充电方案而非单预充电方案，来读出计数器的数据，从而增加感测放大器的电压摆幅容限。
此外，数据读出设备可将预充电驱动器的RC负载减小一半。
此外，由于可高速读出数据，所以通道的数量可减少。因此，感测放大器和数据线的数量可减少，这使得可降低图像传感器所需的功耗和面积。
尽管出于例示目的描述了各种实施方式，对于本领域技术人员而言将显而易见的是，在不脱离以下权利要求中限定的本发明的精神和范围的情况下，可进行各种改变和修改。
相关申请的交叉引用
本专利文献要求2018年9月7日提交的韩国专利申请No.10-2018-0106966的优先权和权益，其整体通过引用并入本文。

Claims (20)

1.一种数据读出设备，该数据读出设备包括：
计数器阵列，该计数器阵列包括地址解码器和计数器电路，所述地址解码器被配置为接收地址，所述计数器电路联接到所述地址解码器并且基于所述地址执行计数操作以将模拟信号转换为数据；
感测放大器阵列，该感测放大器阵列联接到所述计数器阵列并被构造为从所述计数器阵列读出所述数据；
时钟驱动器，该时钟驱动器与所述计数器阵列的中心相邻布置以分配时钟脉冲；
第一预充电电路，该第一预充电电路与所述计数器阵列的一侧相邻布置并被构造为从所述时钟驱动器接收所述时钟脉冲并执行预充电操作，从而重置联接到所述计数器阵列以从所述计数器阵列输出所述数据的差分数据线；以及
第二预充电电路，该第二预充电电路与所述计数器阵列的另一侧相邻布置并被构造为从所述时钟驱动器接收所述时钟脉冲并执行所述预充电操作，从而重置联接到所述计数器阵列以从所述计数器阵列输出所述数据的所述差分数据线。
2.根据权利要求1所述的数据读出设备，其中，所述第一预充电电路包括：
第一预充电脉冲发生器，该第一预充电脉冲发生器被布置在与所述计数器阵列的所述一侧相邻的、所述计数器阵列的外围区域中，以从所述时钟驱动器接收所述时钟脉冲并生成预充电脉冲信号；以及
第一预充电驱动器，该第一预充电驱动器联接到所述第一预充电脉冲发生器以接收由所述第一预充电脉冲发生器生成的所述预充电脉冲信号。
3.根据权利要求2所述的数据读出设备，其中，所述第二预充电电路包括：
第二预充电脉冲发生器，该第二预充电脉冲发生器被布置在与所述计数器阵列的所述另一侧相邻的、所述计数器阵列的相反外围区域中，以从所述时钟驱动器接收所述时钟脉冲并生成预充电脉冲信号；以及
第二预充电驱动器，该第二预充电驱动器联接到所述第二预充电脉冲发生器以接收由所述第二预充电脉冲发生器生成的所述预充电脉冲信号。
4.根据权利要求1所述的数据读出设备，其中，所述第一预充电电路被布置在所述计数器阵列的一侧的外围区域中，并且所述第二预充电电路被布置在所述计数器阵列的另一侧的另一外围区域中。
5.根据权利要求1所述的数据读出设备，其中，所述时钟驱动器与所述计数器阵列的底部或顶部的中心相邻布置。
6.一种数据读出设备，该数据读出设备包括：
计数器阵列，该计数器阵列包括地址解码器和计数器电路，所述地址解码器被配置为接收地址，所述计数器电路联接到所述地址解码器并且基于所述地址执行计数操作以将模拟信号转换为数据；
感测放大器阵列，该感测放大器阵列联接到所述计数器阵列以从所述计数器阵列读出所述数据；
预充电脉冲发生器，该预充电脉冲发生器接收时钟脉冲并生成预充电脉冲信号；以及
多个预充电驱动器，所述多个预充电驱动器分布于所述计数器阵列的区域上方并共同联接到所述预充电脉冲发生器，各个预充电驱动器接收由所述预充电脉冲发生器生成的所述预充电脉冲信号以重置联接到所述计数器阵列以从所述计数器阵列输出所述数据的差分数据线。
7.根据权利要求6所述的数据读出设备，其中，所述预充电脉冲发生器被布置在所述计数器阵列的外围区域中，并且所述计数器阵列包括多个计数器组，各个计数器组包括预设数量的计数器，并且在各个计数器组处布置所述预充电驱动器。
8.一种数据读出设备，该数据读出设备包括：
计数器阵列，该计数器阵列包括地址解码器和计数器电路，所述地址解码器被配置为接收地址，所述计数器电路联接到所述地址解码器并且基于所述地址执行计数操作以将模拟信号转换为数据；
感测放大器阵列，该感测放大器阵列联接到所述计数器阵列以从所述计数器阵列读出所述数据；
时钟驱动器，该时钟驱动器与所述计数器阵列的中心相邻布置以分配时钟脉冲；
第一预充电脉冲发生器，该第一预充电脉冲发生器与所述计数器阵列的一侧相邻布置并被构造为从所述时钟驱动器接收所述时钟脉冲并生成预充电脉冲信号；
第二预充电脉冲发生器，该第二预充电脉冲发生器与所述计数器阵列的另一侧相邻布置并被构造为从所述时钟驱动器接收所述时钟脉冲并生成所述预充电脉冲信号；以及
多个预充电驱动器，所述多个预充电驱动器分布于所述计数器阵列的区域上方并共同联接到所述第一预充电脉冲发生器和所述第二预充电脉冲发生器，接收由所述第一预充电脉冲发生器和所述第二预充电脉冲发生器生成的所述预充电脉冲信号以重置联接到所述计数器阵列以从所述计数器阵列输出所述数据的差分数据线。
9.根据权利要求8所述的数据读出设备，其中，所述第一预充电脉冲发生器被布置在所述计数器阵列的一侧的外围区域中，并且所述第二预充电脉冲发生器被布置在所述计数器阵列的另一侧的另一外围区域中。
10.根据权利要求8所述的数据读出设备，其中，所述时钟驱动器与所述计数器阵列的底部或顶部的中心相邻布置。
11.一种图像传感器，该图像传感器包括：
像素阵列，该像素阵列包括用于感测入射光以输出与所述入射光对应的像素信号的成像像素；
行解码器，该行解码器在各条行线处选择并控制所述像素阵列内的所述成像像素；
数据读出设备，该数据读出设备读出从所述像素阵列输出的所述像素信号并输出所读取的数据；以及
控制电路，该控制电路控制所述行解码器和所述数据读出设备的操作，
其中，所述数据读出设备包括：
计数器阵列，该计数器阵列包括地址解码器和计数器电路，所述地址解码器被配置为接收列地址，所述计数器电路联接到所述地址解码器并且基于所述列地址执行计数操作以将所述像素信号转换为数据；
感测放大器阵列，该感测放大器阵列联接到所述计数器阵列并被构造为从所述计数器阵列读出所述数据；
时钟驱动器，该时钟驱动器与所述计数器阵列的中心相邻布置并被构造为分配列时钟；
第一预充电电路，该第一预充电电路被布置在所述计数器阵列的一侧并被构造为从所述时钟驱动器接收所述列时钟并执行预充电操作，从而重置联接到所述计数器阵列以从所述计数器阵列输出所述数据的差分数据线；以及
第二预充电电路，该第二预充电电路被布置在所述计数器阵列的另一侧并被构造为从所述时钟驱动器接收所述列时钟并执行所述预充电操作，从而重置联接到所述计数器阵列以从所述计数器阵列输出所述数据的所述差分数据线。
12.根据权利要求11所述的图像传感器，其中，所述第一预充电电路包括：
第一预充电脉冲发生器，该第一预充电脉冲发生器被布置在所述计数器阵列的外围区域中，以从所述时钟驱动器接收所述列时钟并生成预充电脉冲信号；以及
第一预充电驱动器，该第一预充电驱动器联接到所述第一预充电脉冲发生器以接收由所述第一预充电脉冲发生器生成的所述预充电脉冲信号。
13.根据权利要求11所述的图像传感器，其中，所述第二预充电电路包括：
第二预充电脉冲发生器，该第二预充电脉冲发生器被布置在所述计数器阵列的另一外围区域中，以从所述时钟驱动器接收所述列时钟并生成预充电脉冲信号；以及
第二预充电驱动器，该第二预充电驱动器联接到所述第二预充电脉冲发生器以接收由所述第二预充电脉冲发生器生成的所述预充电脉冲信号。
14.根据权利要求11所述的图像传感器，其中，所述第一预充电电路被置于所述计数器阵列的左侧外围装置中，并且所述第二预充电电路被置于所述计数器阵列的右侧外围装置中。
15.根据权利要求11所述的图像传感器，其中，所述时钟驱动器与所述计数器阵列的底部或顶部的中心相邻布置。
16.一种图像传感器，该图像传感器包括：
像素阵列，该像素阵列包括用于感测入射光以输出与所述入射光对应的像素信号的成像像素；
行解码器，该行解码器在各条行线处选择并控制所述像素阵列内的所述成像像素；
数据读出设备，该数据读出设备读出从所述像素阵列输出的所述像素信号并输出所读取的数据；以及
控制电路，该控制电路控制所述行解码器和所述数据读出设备的操作，
其中，所述数据读出设备包括：
计数器阵列，该计数器阵列包括地址解码器和计数器电路，所述地址解码器被配置为接收列地址，所述计数器电路联接到所述地址解码器并且基于所述列地址执行计数操作以将所述像素信号转换为数据；
感测放大器阵列，该感测放大器阵列联接到所述计数器阵列并被构造为从所述计数器阵列读出所述数据；
预充电脉冲发生器，该预充电脉冲发生器被构造为接收列时钟并生成预充电脉冲信号；以及
多个预充电驱动器，所述多个预充电驱动器分布于所述计数器阵列的区域上方并共同联接到所述预充电脉冲发生器，各个预充电驱动器接收由所述预充电脉冲发生器生成的所述预充电脉冲信号以重置联接到所述计数器阵列以从所述计数器阵列输出所述数据的差分数据线。
17.根据权利要求16所述的图像传感器，其中，所述预充电脉冲发生器被布置在所述计数器阵列的外围区域中，并且所述计数器阵列包括多个计数器组，各个计数器组包括预设数量的计数器，并且在各个计数器组处布置所述预充电驱动器。
18.一种图像传感器，该图像传感器包括：
像素阵列，该像素阵列包括用于感测入射光以输出与所述入射光对应的像素信号的成像像素；
行解码器，该行解码器在各条行线处选择并控制所述像素阵列内的所述成像像素；
数据读出设备，该数据读出设备读出从所述像素阵列输出的所述像素信号并输出所读取的数据；以及
控制电路，该控制电路控制所述行解码器和所述数据读出设备的操作，
其中，所述数据读出设备包括：
计数器阵列，该计数器阵列包括地址解码器和计数器电路，所述地址解码器被配置为接收列地址，所述计数器电路联接到所述地址解码器并且基于所述列地址执行计数操作以将所述像素信号转换为数据；
感测放大器阵列，该感测放大器阵列联接到所述计数器阵列以从所述计数器阵列读出所述数据；
时钟驱动器，该时钟驱动器与所述计数器阵列的中心相邻布置以分配列时钟；
第一预充电脉冲发生器，该第一预充电脉冲发生器被布置在所述计数器阵列的一侧并且被构造为从所述时钟驱动器接收所述列时钟并生成预充电脉冲信号；
第二预充电脉冲发生器，该第二预充电脉冲发生器被布置在所述计数器阵列的另一侧并且被构造为从所述时钟驱动器接收所述列时钟并生成所述预充电脉冲信号；以及
多个预充电驱动器，所述多个预充电驱动器分布于所述计数器阵列的区域上方并共同联接到所述第一预充电脉冲发生器和所述第二预充电脉冲发生器，接收由所述第一预充电脉冲发生器和所述第二预充电脉冲发生器生成的所述预充电脉冲信号以重置联接到所述计数器阵列以从所述计数器阵列输出所述数据的差分数据线。
19.根据权利要求18所述的图像传感器，其中，所述第一预充电脉冲发生器被布置在所述计数器阵列的一侧的外围区域中，并且所述第二预充电脉冲发生器被布置在所述计数器阵列的另一侧的另一外围区域中。
20.根据权利要求18所述的图像传感器，其中，所述时钟驱动器与所述计数器阵列的底部或顶部的中心相邻布置。
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