CN110867446A - 半导体器件及其制作方法、电子加密装置 - Google Patents

Abstract

本发明涉及半导体器件及其制作方法、电子加密装置，所述半导体器件包括半导体衬底及在所述半导体衬底上形成的多个存储位单元以及用于选通某一个存储位单元的选择栅，其中至少一个存储位单元包括浮栅、形成于所述浮栅和半导体衬底之间的隧穿氧化层、形成于所述浮栅表面的极间介质层以及形成于所述极间介质层上的相互隔离的第一控制栅和第二控制栅，从而对于被选择栅选通的存储位单元，其数据存储或读取的过程受第一控制栅和第二控制栅的影响，也会受到第一控制栅和第二控制栅的影响，从而有利于实现加密保护，本发明另外提供了上述半导体器件的制作方法和包括上述半导体器件的电子加密装置。

Description

半导体器件及其制作方法、电子加密装置

技术领域

本发明涉及半导体技术领域，尤其涉及半导体器件及其制作方法、电子加密装置。

背景技术

EEPROM(Electrically Erasable ProgrammableROM)即电可擦可编程只读存储器，其既可像RAM(即随机存取存储器)一样修改存储内容，又可像ROM(即只读存储器)一样在断电后保持存储单元中程序和数据内容不变，从功能上来说，EEPROM相当于电脑中的硬盘，因为在没有电源的情况下数据仍然能保持，并在需要时可以修改数据，它可以用在智能卡里存储有时需要修改或擦除的各种数据或程序。

EEPROM的存储单元通常具有包括浮栅和隧穿氧化层的FLOTOX(floating gatetunneling oxide，浮栅隧穿氧化层晶体管)结构，通常利用F-N隧穿效应(Fower-Nordheimtunneling)对EEPROM存储单元进行“读”操作和“编程”操作。其中，浮栅周围的氧化层与绝缘层将其与各电极相互隔离，位于浮栅上方的控制栅极与漏极在强电场的作用下(正向或负向)，使浮栅中的电荷获得足够的能量后，穿过氧化层的禁带到达导带，这样电荷可自由在衬底和浮栅之间移动，继而达到对存储单元的“读”操作和“编程”操作。为了防止“读”操作和“编程”操作对其他存储单元产生影响，EEPROM的存储单元还包括与FLOTOX结构搭配使用的选择晶体管，前者就是存储电荷的单元，而后者用来选择相应的FLOTOX结构的控制栅极。

目前EEPROM还被用于例如银行卡等需要防盗和信息保密的场合，但是从EEPROM的存储单元层面，对信息的“读”操作和“编程”操作尚没有足够的保护机制，不能满足人们日益增强的信息安全需要。因而，有必要对现有的EEPROM存储单元进行改进。

发明内容

针对现有技术的不足，本发明提供了半导体器件及其制作方法、电子加密装置，对现有的EEPROM结构的存储单元进行了改进，使存储单元具有了加密功能，并且加密的复杂性较高。

在本发明的一方面，本发明提供了一种半导体器件，包括：半导体衬底；形成于所述半导体衬底上的多个存储位单元，至少一个所述存储位单元包括浮栅、形成于所述浮栅和所述半导体衬底之间的隧穿氧化层、形成于所述浮栅表面的极间介质层、形成于所述极间介质层上的相互隔离的第一控制栅和第二控制栅；以及形成于所述半导体衬底上的选择栅，所述选择栅用于选通某一个所述存储位单元。

可选的，所述半导体器件包括八个所述存储位单元和两个所述选择栅，两个所述选择栅各半包围四个相邻的所述存储位单元从而用于选通所包围的某一个所述存储位单元。

可选的，所述半导体器件包括八个所述存储位单元和四个所述选择栅，四个所述选择栅各半包围两个相邻的所述存储位单元从而用于选通所包围的某一个所述存储位单元。

可选的，所述选择栅呈U型、V型或L型。

可选的，通过在所述第一控制栅上施加第一电压以使所述存储位单元执行读操作或编程操作；和/或，通过在所述第二控制栅上施加第二电压以使所述读操作或所述编程操作无效。所述第二电压为12V～18V。

可选的，所述半导体器件还包括：形成于所述半导体衬底中的漏极区，所述漏极区位于所述选择栅远离所述浮栅的一侧；形成于所述半导体衬底中的源极区，所述源极区位于所述浮栅远离所述选择栅的一侧。

上述半导体器件中，利用共用的选择栅选通多个存储位单元中的一个进行工作，而至少有一个存储位单元包括相互隔离的第一控制栅和第二控制栅，从而该存储位单元的工作会受到第一控制栅和第二控制栅的影响，也即该存储位单元的浮栅中电荷的移动受到第一控制栅和第二控制栅的影响从而有利于实现加密保护。

进一步的，所述多个存储位单元可以对应于多个选择栅，例如，对于存储二进制中一个字节的八个存储位单元，可以对应两个或四个选择栅，每个选择栅将对应的存储位单元半包围起来以进行选择，通过多个选择栅对多个存储位单元进行选择，可以提高加密的复杂性，增强加密效果。

在本发明的另一方面，本发明提供一种上述半导体器件的制作方法，用于制作上述半导体器件，包括以下步骤：提供半导体衬底；以及在所述半导体衬底上形成多个存储位单元以及用于选通某一个所述存储位单元的选择栅，至少一个所述存储位单元包括浮栅、形成于所述浮栅和所述半导体衬底之间的隧穿氧化层、在所述浮栅表面形成的极间介质层、形成于所述极间介质层上的相互隔离的第一控制栅和第二控制栅。

可选的，在所述半导体衬底上形成所述多个存储位单元以及所述选择栅的方法包括：

在所述半导体衬底上形成选择栅氧化层和隧穿氧化层；

形成第一导电材料层，所述第一导电材料层位于所述选择栅氧化层和所述隧穿氧化层上，刻蚀所述第一导电材料层以在所述选择栅氧化层上形成所述选择栅，并在所述隧穿氧化层上形成多个所述浮栅；

依次形成极间介质材料层和第二导电材料层，所述极间介质材料层和所述第二导电材料层位于所述选择栅和所述多个浮栅上；以及

刻蚀所述第二导电材料层和所述极间介质材料层，从而形成所述极间介质层、所述第一控制栅和所述第二控制栅。

本发明提供的上述半导体器件的制作方法，至少一个所述存储位单元的浮栅上形成了相互隔离的第一控制栅和第二控制栅，由于第一控制栅和所述第二控制栅都可以与下方的浮栅形成耦合从而对浮栅中的电荷流动造成影响，因而在对应的所述存储位单元被选中执行读操作或编程操作时，可以在其中之一的控制栅(例如第一控制栅)上施加第一电压以进行读操作或编程操作，而在另一个控制栅(例如第二控制栅)上施加第二电压以限制执行所述读操作或编程操作。

在本发明的再一方面，本发明还提供一种电子加密装置，包括上述半导体器件。

所述电子加密装置可以选自手机、平板电脑、笔记本电脑、游戏机、照相机、摄像机、录音笔等任何电荷产品或设备，也可以选自包括电荷存储芯片的智能卡、存储卡、银行卡、U盘等即插即用的有形介质，也可以是选自任何包括上述半导体器件的中间产品。

本发明提供的电子加密装置，由于包括上述半导体器件，因此该电子加密装置具有与上述半导体器件相同或类似的优点。

附图说明

图1是一种EEPROM存储单元的俯视图。

图2是一种EEPROM存储单元的剖面图。

图3是本实施例的半导体器件的俯视图。

图4是本实施例的半导体器件的剖面图。

图5是本实施例的半导体器件在读操作时的电路原理示意图。

图6是本实施例的半导体器件在编程操作时的电路原理示意图。

图7是本实施例的半导体器件的制作方法的流程图。

图8a至图8d是本实施例的半导体器件的制作方法在完成各个工艺步骤后的剖面图。

附图标记说明：

100、200-存储位单元；110、210-浮栅；120-控制栅；130、220-极间介质层；101、201-半导体衬底；103、203-引出孔；102、202-隧穿氧化层；204-选择栅氧化层；231-第一控制栅；232-第二控制栅；230-隔离沟槽；211-第一顶表面；212-第二顶表面；240-选择栅；252-漏极区；253-源极区；251-互联结；260-第二导电材料层；221-极间介质材料层。

具体实施方式

为了更清楚理解EEPROM以及其中的存储单元的结构以及所存在的问题，下面首先结合图1和图2对一种EEPROM存储单元进行简要说明。图1是一种EEPROM存储单元的俯视图。图2是一种EEPROM存储单元的剖面图。图2也可以看作图1在AA'方向的剖面。

本实施例以存储二进制中一个字节(byte)的EEPROM存储单元进行说明。所述EEPROM存储单元包括八个用于存储每一位(bit)的存储位单元，每个存储位单元具有如背景技术所述的FLOTOX结构。

参照图1和图2，已知的一种EEPROM存储单元中，八个存储位单元在有源区(即AA区)排成一列，每个存储位单元100包括一个浮栅110以及位于浮栅110上方的控制栅120，在控制栅120和浮栅110之间设置有极间介质层130，在浮栅110和半导体衬底101之间设置有隧穿氧化层102，同一列的八个存储位单元100共用一个选择栅140，该选择栅140用于每次选通八个存储位单元100中的一个以进行读操作或编程操作。源极区位于存储位单元100远离选择栅140一侧的半导体衬底101中，漏极区位于选择栅140远离存储位单元100一侧的半导体衬底101中。在选择栅140、控制栅120、源极区及漏极区均设置有引出孔103以分别电性引出至选择栅线SG、控制栅线CG、源极线S及漏极线D，从而方便对EEPROM存储单元进行控制。

具体的，对上述EEPROM存储单元的控制过程如下：选择栅线SG选中一个存储位单元100的控制栅线CG，该存储位单元100的控制栅线CG与漏极线D在强电场的作用下(源极线S接地或设为0V)，使浮栅110中的电荷获得足够的能量后，在半导体衬底101和浮栅110之间移动，以执行读操作或编程操作。

上述EEPROM存储单元通过八个存储位单元100进行电性控制，进而实现一个字节的数据读取及存储。然而，该过程缺乏有效的安全设置(或保密设置)以避免对其中个别存储位单元的误操作或非法操作。在应用于安全等级较高的场合时，安全性仍然欠缺。

以下结合附图和具体实施例对本发明的半导体器件及其制作方法、电子加密装置作进一步详细说明。根据下面的说明，本发明的优点和特征将更清楚。

需说明的是，在下文的描述中，给出了诸多具体的细节和数值以利于对本发明更为彻底的理解，然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

应当理解，说明书的附图均采用了非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。并且，如果本文所述的方法包括一系列步骤，则本文所呈现的这些步骤的顺序并非必须是可执行这些步骤的唯一顺序，一些所述的步骤可被省略和/或一些本文未描述的其他步骤可被添加到该方法。

本发明提出了一种半导体器件及其制作方法、电子加密装置，对上述EEPROM存储单元进行了改进，可以提高EEPROM存储单元的安全性。

以下首先通过实施例对本发明的半导体器件进行说明。图3是本实施例的半导体器件的俯视图。图4是本实施例的半导体器件的剖面图。图4也可以看作图3在BB'方向的剖面。

本实施例的半导体器件可利用EEPROM的工作原理以存储信息，图3示出了八个存储位单元200，即本实施例的半导体器件可以包括存储一个字节(byte)信息的EEPROM存储单元。

参照图3和图4，半导体衬底201上布置有有源区(即AA区)以及设置在有源区的多个存储位单元200，其中，至少一个存储位单元200包括浮栅210、形成于浮栅210和半导体衬底201之间的隧穿氧化层202、形成于浮栅210表面的极间介质层220、形成于极间介质层220表面的相互隔离的第一控制栅231和第二控制栅232(此处术语“隔离”包括在电性上是隔离的，下同)。从而，对于该存储位单元200，第一控制栅231和第二控制栅232都可以通过与浮栅210的耦合而控制浮栅210中的电荷流动。

作为示例，第一控制栅231间接覆盖浮栅210的侧面和第一顶表面211，第二控制栅232间接覆盖浮栅210的第二顶表面212。通过引出孔203，第一控制栅线CG1与第一控制栅231接触，第二控制栅线CG2与第二控制栅232接触。

本发明实施例的半导体器件还包括选择栅240，用于选择某一个存储位单元200。在选择栅240和浮栅210之间的半导体衬底201中形成有互联结251(即浮栅210和选择栅240共用的源漏区)，在选择栅240远离浮栅210一侧的半导体衬底201中形成有漏极区252，在浮栅210远离选择栅240一侧的半导体衬底201中形成有源极区253，本实施例中的漏极区252、源极区253以及互联结251均设置为N型掺杂结构，但不限于此，在某些实施例中，漏极区252、源极区253以及互联结251的掺杂类型也可以与本实施例相反。通过引出孔203，选择栅线SG与选择栅240接触，漏极线D与漏极区252接触，源极线S与源极区253接触。

上述选择栅240可以是一个或多个。在本发明的一些实施例中，利用一个选择栅240选通全部(例如八个)存储位单元200中的一个以进行读操作或编程操作。在另一些实施例中，对于用于存储二进制中一个字节信息的八个存储位单元200，对应的形成有两个选择栅240，具体而言，八个存储位单元200可以分为两组，每组包括相邻的四个存储位单元200，并且，同一组的四个存储位单元200对应于一个选择栅240，该选择栅240以例如半包围的方式将同一组的四个存储位单元200包围，从而用于选择四个中一个存储位单元200；而另外一组存储位单元200以类似的方式半包围于另一个选择栅240。本文中术语“半包围”指的是有部分包围并且有部分露出的包围方式。选择栅240例如具有U型、V型或L型的形状以包围对应的存储位单元200。上述特征的技术效果在于，每个选择栅240仅选择对应的四个存储位单元200中的一个以读取或存储二进制中一个位的信息，对于被选中的存储位单元200，浮栅210与漏极252之间的电荷流动可受到两个控制栅的控制，可以增强加密的复杂性，提高加密效果。

对存储位单元200的排列并不限于上述方式。在另一实施例中，对于用于存储二进制中一个字节信息的八个存储位单元200，对应的形成有四个选择栅240，也即，可以使相邻的两个存储位单元200共用一个选择栅240，每个选择栅240形成U型、V型或L型形状，对应的存储位单元200位于该U型、V型或L型形状内部，在又一实施例中，对于用于存储二进制中一个字节信息的八个存储位单元200，也可以形成多个选择栅240，且相邻的三个或四个以上的存储位单元200共用一个选择栅240。利用两个以上的选择栅240对多个存储位单元200进行选择，对于任意一个存储位单元200，其中浮栅210中电荷的存储或流出与对应的选择栅240有关，另外还可能与耦合于该浮栅210的第一控制栅231或第二控制栅232上所施加的电压有关，从而可以增强加密的复杂性，提高加密效果。

本实施例中，第一控制栅231覆盖在位于浮栅210侧面和第一顶表面211的极间介质层220上，第二控制栅232覆盖在位于浮栅210的第二顶表面212的极间介质层220上，并且，第二控制栅232被第一控制栅231包围，在第一控制栅231和第二控制栅232之间形成有环状的隔离沟槽230。浮栅210、选择栅240、第一控制栅231及第二控制栅232的具体尺寸可以依照EEPROM的结构以及工艺条件进行设计，作为示例，第二控制栅232的大小约10微米见方，隔离沟槽230的宽度约0.18微米。

需说明的是，图3中形成有第二控制栅232的第二顶表面212位于浮栅210上方的中间区域，形成有第一控制栅231的第一顶表面211位于浮栅210上方的边缘区域，但本发明不限于此，在另外的实施例中，第二控制栅232也可以形成于浮栅210上方的边缘区域，而第一控制栅231也可以形成于浮栅210上方的中间区域。

对于包括第一控制栅231和第二控制栅232的存储位单元200，在工作时，可以在第一控制栅231施加使存储位单元200执行读操作和编程操作的控制栅电压(或第一电压)，以进行读操作和编程操作。并且，还可以在第二控制栅232施加使该存储位单元200不能进行读操作和编程操作的加密电压(或第二电压)，以进行加密。示例性的，第一控制栅231所间接覆盖的浮栅210的面积可以大于或等于第二控制栅232所间接覆盖的浮栅210的面积，进一步的，还可以使得第一顶表面211的面积大于或等于第二顶表面212的面积，从而增强第一控制栅231对浮栅210的控制能力。在另一实施例中，也可以使第一控制栅231所间接覆盖的浮栅210的面积小于第二控制栅232所间接覆盖的浮栅210的面积，以增强第二控制栅232对浮栅210的控制能力。

上述半导体器件可以与设置于外部的供电单元进行数据的存储或读取。以下参照图5和图6对本实施例的半导体器件的工作原理进行说明。图5是本实施例的半导体器件在读操作时的电路原理示意图。图6是本实施例的半导体器件在编程操作时的电路原理示意图。其中，漏极线D与位线(bit line，BL)连接，选择栅线SG与字线(word line，WL)连接。

如图5所示，当进行读操作时，示例性的，施加3.3V的电压于字线WL，施加1.5V的电压于漏极线D，施加0V电压于源极线S，施加1.8V的电压于第一控制栅线CG1，即进行读操作时的第一电压为1.8V，以选定待读取的存储位单元200(或T1晶体管)，此时，选择栅晶体管(即T2晶体管)导通，如果待读取的存储位单元200的浮栅210中没有存储负电荷，则T1晶体管导通，电荷从漏极线D注入到浮栅210，在位线WL上读出0，如果浮栅210中存储有负电荷，则T1晶体管截止，在位线WL上读出1。

该读操作可以进行加密保护，具体的，在需要加密保护的场合，可以施加的加密电压(即第二电压)于第二控制栅线CG2，第二电压约12V至18V，优选15V，此时无论下方的浮栅210中有没有存储负电荷，T1晶体管都导通，因而无法读出数据，起到加密保护的作用。

如图6所示，当进行编程操作时，可以施加16V的电压于字线WL，施加13.5V的电压在漏极线D，并使源极线S悬空(float)及第一控制栅线CG1接地(GND)，即进行编程操作时的第一电压接地，以选定待编程的存储位单元200(或T1晶体管)，并在待编程的存储位单元200中的浮栅210与漏极252之间形成负向强电场，电荷从浮栅210通过隧穿氧化层202回到漏极252放电，使T1晶体管的开启电压降低，成为低开启电压管以进行编程操作。

该编程操作可以进行加密保护，具体的，在需要加密保护的场合，可以施加例如的加密电压(即第二电压)于第二控制栅线CG2，第二电压约12V至18V，优选15V，此时在第二电压的作用下，浮栅210中存储的负电荷不能放电，即数据不能被写入，从而达到加密的作用。

另外在不需要加密保护的场合，第二控制栅线CG2可以是悬空状态或者与第一控制栅线CG1施加相同的电压以进行读操作或编程操作。

可以理解的是，上述描述中的电压数值仅是示例性的，上述半导体器件可以根据EEPROM的结构以及电路设计要求设置合适的电压数值。

本实施例的半导体器件中，对于包括第一控制栅231和第二控制栅232的存储位单元200，浮栅210不仅受第一控制栅231的控制以进行读操作和/或编程操作，浮栅210还受到第二控制栅232的控制以进行加密保护，例如通过在第二控制栅线CG2上施加加密电压，使对存储信息的读操作和/或编程操作无效，从而达到加密保护的目的。并且，对于多个存储位单元200，可以利用两个或大于两个的选择栅240进行选择控制，从而对于其中一个存储位单元200，只有在相应的选择栅240对其选择时才能被选定，并且在进行读操作和/或编程操作时，浮栅210中电荷的流动还可能受到第一控制栅231和第二控制栅232的牵制，因而增强了加密的复杂性，提高了加密效果。

本实施例还包括一种半导体器件的制作方法，可以用于上述半导体器件的制作。参照图3和图4，所述半导体器件的制作方法可以包括以下过程。

提供半导体衬底201；以及

在半导体衬底201上形成多个存储位单元200以及用于选通某一个存储位单元200的选择栅240，其中，至少一个存储位单元200包括浮栅210、形成于浮栅210和半导体衬底201之间的隧穿氧化层202、在浮栅210表面形成的极间介质层220、形成于极间介质层220上的相互隔离的第一控制栅231和第二控制栅232。

图7是本实施例的半导体器件的制作方法的流程图。具体的，在半导体衬底201上形成多个存储位单元200、同时在半导体衬底201上形成选择栅240可包括如下步骤：

S1：在半导体衬底201上形成选择栅氧化层204和隧穿氧化层202；

S2：形成第一导电材料层，所述第一导电材料层位于选择栅氧化层204和隧穿氧化层202上，刻蚀所述第一导电材料层以在选择栅氧化层204上形成选择栅240，并在隧穿氧化层202上形成多个浮栅210；

S3：依次形成极间介质材料层221和第二导电材料层260，极间介质材料层220和第二导电材料层260覆盖选择栅240和所述多个浮栅210；

S4：依次刻蚀第二导电材料层260和极间介质材料层221，从而形成第一控制栅231、第二控制栅232极间介质层220。

可见，本实施例的半导体器件的制作方法，在同一浮栅上形成了第一控制栅和第二控制栅，使得单个存储位单元的浮栅受两个控制栅控制，其中一个控制栅可用于对存储位单元执行读操作或编程操作，而另一个控制栅可用于加密保护以限制对存储位单元执行读操作或编程操作，即在执行加密保护时，除非解除加密，否则对存储位单元的读操作和编程操作无效。

图8a至图8d是本实施例的半导体器件的制作方法在完成各个工艺步骤后的剖面图。下面结合图7、图8a至图8d对本实施例的半导体器件的形成方法进行说明。

图8a是执行步骤S1之后的剖面示意图。参照图8a和步骤S1，在半导体衬底201上选择栅氧化层204和隧穿氧化层202。

具体的，半导体衬底201可以为硅衬底、锗硅衬底、碳化硅衬底、氮化镓衬底、砷化镓衬底、绝缘体上硅(SOI)衬底、绝缘体上锗衬底、绝缘体上锗硅衬底、玻璃衬底等，并且，在半导体衬底201中可以形成有掺杂区域。本实施例中，半导体衬底201的材料例如是单晶硅。半导体衬底201的材料选择并不受限制，可以根据工艺需求选择适合的材料，只要能够满足特定的工艺需求则可。

半导体衬底201上布置有用于形成存储位单元200的存储区，本实施例重点对半导体器件的存储位单元200进行说明，但是，本领域技术人员应当理解，在同一半导体衬底201上也可以制作高压晶体管及逻辑电路(例如N型或P型的逻辑晶体管)，因而也可以包括逻辑区，关于高压晶体管和逻辑电路的制作可以依照本领域公开的方法进行，此处不再赘述。

另外还需要理解，本实施例的半导体器件的制作方法侧重于第一控制栅和第二控制栅的形成，在步骤S1之前，可以认为在半导体衬底201中已经完成了但不限于下列工艺步骤：形成隔离沟道(如浅沟槽隔离结构，STI)、进行阱注入、离子注入及退火等步骤，隔离沟道的制作以及阱注入工艺可以依照本领域公开的方法进行，此处不再赘述。

隧穿氧化层202位于浮栅210与半导体衬底201之间，而选择栅氧化层204位于选择栅240与半导体衬底201之间。隧穿氧化层202作为浮栅210和半导体衬底201之间的隔离介质和隧穿介质，在对存储单元200执行读和编程操作时起重要作用。隧穿氧化层202以及选择栅氧化层204的材料可以为氧化硅或掺氮的氧化硅，其制作可以依照本领域公开的方法进行，本实施例不作赘述。

图8b执行步骤S2之后的剖面示意图。参照图8b和步骤S2，形成第一导电材料层，所述第一导电材料层位于选择栅氧化层204和隧穿氧化层202上，刻蚀所述第一导电材料层以在选择栅氧化层204上形成选择栅240，并在隧穿氧化层202上形成多个浮栅210。

在所述第一导电材料层形成之前，在浮栅210两侧的半导体衬底201中还形成了轻掺杂(LDD)区，具体的，在浮栅210远离选择栅240的一侧可形成轻掺杂源极区，在选择栅240远离浮栅210的一侧可形成轻掺杂漏极区，以及在浮栅210和选择栅240之间可形成轻掺杂互联结，并且，所述轻掺杂源极区和所述轻掺杂互联结均与浮栅210在半导体衬底201上有重叠部分，轻掺杂漏极区与选择栅240在半导体衬底201上有重叠部分。位于浮栅210两侧的所述轻掺杂源极区和所述轻掺杂互联结为后续存储位单元提供读操作或编程操作需要用到的电荷，该电荷可穿过隧穿氧化层202进入浮栅210或从浮栅210穿过隧穿氧化层202进入沟道以完成读操作或编程操作。本实施例中轻掺杂区的掺杂类型例如是N型，但不限于此，轻掺杂区的掺杂类型也可以与本实施例相反。

本实施例中，所述多个浮栅210和选择栅240可通过同一成膜和图案化工艺形成。在另一实施例中，选择栅240不是与浮栅210通过同一成膜和图案化工艺形成，而是在后续形成第一控制栅和第二控制栅的工艺中形成。选择栅240和浮栅210相互隔离。浮栅210和选择栅240可以是包括掺杂离子的多晶硅。

图8c执行步骤S3之后的剖面示意图。参照图8c和步骤S3，依次形成极间介质材料层221和第二导电材料层260，极间介质材料层220和第二导电材料层260覆盖选择栅240和所述多个浮栅210。

极间介质材料层221的作用是隔绝浮栅220和后续形成的控制栅，它的组成可以是氧化硅-氮化硅-氧化硅(Oxide-Nitride-Oxide，ONO)或单层材料。本实施例中，极间介质材料层221覆盖在浮栅210和选择栅240的表面。第二导电材料层260覆盖在极间介质材料层221表面。

图8d是执行步骤S4之后的剖面示意图。参照图8d和步骤S4，依次刻蚀第二导电材料层260和极间介质材料层221，从而形成第一控制栅231、第二控制栅232以及极间介质层220。

本发明实施例中，所述半导体器件的全部存储位单元200可以均包括第一控制栅231和第二控制栅232，但不限于此，所述半导体器件也可以包括具有如图2所示的具有一个控制栅的存储位单元，并且，该具有一个控制栅的存储位单元也可以在步骤S4形成。

经过步骤S1至S4，所形成的第一控制栅231覆盖于位于对应的浮栅210的侧面和第一顶表面211的极间介质材料层221上，第二控制栅232覆盖于位于对应的浮栅210的第二顶表面212的极间介质材料层221上。在步骤S4中，位于选择栅240上的第二导电材料层260和极间介质材料层221被去除，位于多个浮栅210表面的极间介质材料层221作为第一存储位单元200中的极间介质层220。

通过上述步骤S1至S4，所形成的半导体器件包括多个存储位单元200和选择栅240，选择栅240可以用于选通某一个存储位单元220。通过选择栅240与存储位单元200的设计，所述半导体器件也可以作为存储一个字节(byte)信息的EEPROM存储单元。

具体而言，至少一个存储位单元200包括浮栅210以及通过极间介质层220与浮栅210具有耦合作用的第一控制栅231和第二控制栅232，作为示例，第一控制栅231可以用作对该存储位单元200执行读操作或编程操作的控制栅，第二控制栅232可以用作对该存储位单元200执行加密保护时的控制栅。本实施例中，第一控制栅231位于第二控制栅232周围，并且，在第一控制栅231和第二控制栅232形成了环状的隔离沟槽230，隔离沟槽230的底面露出了极间介质层220。

本实施例的半导体器件的制作方法还可包括在浮栅210两侧的半导体衬底201中形成源极区253和漏极区252的步骤，作为示例，源极区253位于浮栅210远离选择栅240一侧的半导体衬底201中，漏极区252位于选择栅240远离浮栅210一侧的半导体衬底201中，在浮栅210和选择栅240之间的半导体衬底201中形成互联结251，互联结251相当于选择栅晶体管的源端和浮栅隧穿氧化层晶体管的漏端。本实施例中源极区253、漏极区252以及互联结251例如是N型掺杂结构，但不限于此，源极区253、漏极区252以及互联结251的掺杂类型也可以与本实施例相反。关于源极253、漏极252以及互联结251的制作可以依照本领域公开的方法进行，此处不再赘述。

本实施例的半导体器件的制作方法还可包括在选择栅240、第一控制栅231、第二控制栅232上方形成电极引线的步骤，作为示例，可包括以下过程：先形成覆盖选择栅240、第一控制栅231、第二控制栅232、源极区253、漏极区252的介质层，然后在所述介质层中形成引出孔203并填充金属材料从而形成导电插塞，通过该导电插塞，选择栅线SG与选择栅240接触，第一控制栅线CG1与第一控制栅231接触，第二控制栅线CG2与第二控制栅232接触、漏极线D与漏极区252接触，源极线S与源极区253接触，以便于对半导体器件进行控制。

本实施例还包括一种电子加密装置，包括上述半导体器件。如图4所示，该半导体器件包括：

半导体衬底201；

形成于半导体衬底201上的多个存储位单元200，其中，至少一个存储位单元200包括浮栅210、形成于浮栅210和半导体衬底200之间的隧穿氧化层202、形成于浮栅210表面的极间介质层220、设置于极间介质层220表面的相互隔离的第一控制栅231和第二控制栅232；

在半导体衬底201上形成的选择栅240，选择栅240用于选通某一个存储位单元200。

可见，所述半导体器件中，至少一个存储位单元200的浮栅210被第一控制栅231和第二控制栅232间接覆盖(相隔极间介质层220)，从而第一控制栅231和第二控制栅232都可以耦合控制浮栅210，在选择栅240选择该存储位单元200执行读操作或编程操作时，第一控制栅231和第二控制栅232中的其中一个可以用于作为该读操作或编程操作的控制栅，而另一个可以用于施加加密电压以阻止该存储位单元200执行读操作或编程操作，从而实现加密保护的目的。

进一步的，上述半导体器件中，两个、三个、四个或四个以上相邻的存储位单元200可以由同一个选择栅240进行选择，该选择栅240例如形成U型、V型、L型、W型、T型或Y型等半包围形状，以将对应的存储位单元200包围于该形状内。通过不止一个选择栅240对多个存储位单元200进行选择，每一个选择栅240可以选择一个以上的存储位单元200中的一个，而至少一个存储位单元200又包括两个控制栅(即第一控制栅231和第二控制栅232)对读操作或编程操作进行加密，从而提高了加密的复杂性，增强了加密效果。

所述电子加密装置还可以包括供电单元等其他电子元件，以便与上述半导体器件连接以执行读操作、编程操作或加密保护。

所述电子加密装置可以选自手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、照相机、摄像机、VCD、DVD、导航仪、MP3、MP4、PSP、录音笔等任何电子产品或设备，也可以选自包含存储芯片的智能卡、存储卡、银行卡、U盘等即插即用的有形介质，并且还可以选自任何包括上述半导体器件的中间产品。

需要说明的是，本说明书实施例采用递进的方式描述，在后部分主要描述的是与在前部分不同的内容，其中，本实施例的半导体器件的制作方法和电子加密装置由于与实施例的半导体器件相对应，所以描述的比较简单，相关之处参见对本实施例的半导体器件的说明即可。

上述描述仅是对本发明较佳实施例的描述，并非对本发明权利范围的任何限定，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (10)

1.一种半导体器件，其特征在于，包括：

半导体衬底；

形成于所述半导体衬底上的多个存储位单元，其中，至少一个所述存储位单元包括浮栅、形成于所述浮栅和所述半导体衬底之间的隧穿氧化层、形成于所述浮栅表面的极间介质层、形成于所述极间介质层上的相互隔离的第一控制栅和第二控制栅；以及

形成于所述半导体衬底上的选择栅，所述选择栅用于选通某一个所述存储位单元。

2.如权利要求1所述的半导体器件，其特征在于，所述半导体器件包括八个所述存储位单元和两个所述选择栅，两个所述选择栅各半包围四个相邻的所述存储位单元从而用于选通所包围的某一个所述存储位单元。

3.如权利要求1所述的半导体器件，其特征在于，所述半导体器件包括八个所述存储位单元和四个所述选择栅，四个所述选择栅各半包围两个相邻的所述存储位单元从而用于选通所包围的某一个所述存储位单元。

4.如权利要求2或3所述的半导体器件，其特征在于，所述选择栅呈U型、V型或L型。

5.如权利要求1所述的半导体器件，其特征在于，通过在所述第一控制栅上施加第一电压以使对应的所述存储位单元执行读操作或编程操作；和/或，通过在所述第二控制栅上施加第二电压以使所述读操作或所述编程操作无效。

6.如权利要求5所述的半导体器件，其特征在于，所述第二电压为12V～18V。

7.如权利要求1所述的半导体器件，其特征在于，所述半导体器件还包括：形成于所述半导体衬底中的漏极区，所述漏极区位于所述选择栅远离所述浮栅的一侧；形成于所述半导体衬底中的源极区，所述源极区位于所述浮栅远离所述选择栅的一侧。

8.一种如权利要求1至7任一项所述的半导体器件的制作方法，其特征在于，包括：

提供半导体衬底；以及

在所述半导体衬底上形成多个存储位单元以及用于选通某一个所述存储位单元的选择栅，至少一个所述存储位单元包括浮栅、形成于所述浮栅和所述半导体衬底之间的隧穿氧化层、在所述浮栅表面形成的极间介质层、形成于所述极间介质层上的相互隔离的第一控制栅和第二控制栅。

9.如权利要求8所述的半导体器件的制作方法，其特征在于，在所述半导体衬底上形成所述多个存储位单元以及所述选择栅的方法包括：

在所述半导体衬底上形成选择栅氧化层和隧穿氧化层；

形成第一导电材料层，所述第一导电材料层位于所述选择栅氧化层和所述隧穿氧化层上，刻蚀所述第一导电材料层以在所述选择栅氧化层上形成所述选择栅，并在所述隧穿氧化层上形成多个所述浮栅；

依次形成极间介质材料层和第二导电材料层，所述极间介质材料层和所述第二导电材料层覆盖所述选择栅和所述多个浮栅；以及

依次刻蚀所述第二导电材料层和所述极间介质材料层，从而形成所述极间介质层、所述第一控制栅和所述第二控制栅。

10.一种电子加密装置，其特征在于，包括如权利要求1至7任一项所述的半导体器件。

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