CN110858266A - 集成电路布图方法 - Google Patents
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Abstract
调整集成电路设计布图方法包含于第一技术节点，接收第一集成电路的第一集成电路设计布图，依据设计规则，从第一栅极布图图案取得第二栅极布图图案，基于第一、第二栅极布图图案，决定第一集成电路设计布图在第一方向上的变化因子，以及沿第一方向，使用变化因子调整第一互连布图图案以决定第二互连布图图案。第一集成电路设计布图包含第一栅极布图图案，第一互连布图图案，可缩小区域，与不可缩小区域。设计规则与第二技术节点有关。每个变化因子对应至可缩小与不可缩小区域中的一个。第二互连布图图案连接至第二栅极布图图案。
Description
技术领域
本公开内容是关于一种布图方法，特别是关于一种集成电路设计的布图方法。
背景技术
为了要把融合更多功能与减少成本以达到更好的效能，集成电路被越做越小。在半导体工业中，当越多先进制程使用更小的尺寸时，集成电路设计布图通常从一个制程迁移至多个不同的先进制程。因为上市时间与制造成本的考虑，这种布图的迁移使得现有已被优化予给定的科技的布图可以被重新使用，而不必再重新设计一个布图。
发明内容
本公开内容之实施方式是关于一种调整集成电路设计布图的方法，其包含于第一技术节点，接收第一集成电路的第一集成电路设计布图，依据设计规则，从第一栅极布图图案取得第二栅极布图图案，基于第一栅极布图图案与该第二栅极布图图案，决定第一集成电路设计布图在第一方向上的变化因子，以及沿第一方向，使用变化因子，调整第一互连布图图案以决定第二互连布图图案。第一集成电路设计布图包含第一栅极布图图案沿第一方向相互分隔，第一互连布图图案连接第一栅极布图图案，至少一可缩小区域，以及至少一不可缩小区域。设计规则与第二技术节点有关，第二技术节点与第一技术节点不同。变化因子中的每个变化因子对应至至少一可缩小区域与至少一不可缩小区域中的一个。第二互连布图图案连接至第二栅极布图图案。
附图说明
藉由阅读以下实施例之详细描述并配合下列图式，可以更全面地理解本公开案。因应实用，图式中各种不同的并不需要依比例绘制。相对而言，为了清楚表示，特种不同特征的尺寸与空间关系可能以任意比例放大或缩小。图式中的参考编号依本公开文件中的参考编号来编号。参考附图如下：
图1绘示，根据本公开文件之一些实施例，迁移集成电路布图方法的流程图；
图2绘示，根据本公开文件之一些实施例，现有的集成电路布图的平面图，其现有的集成电路布图与第一技术节点有关；
图3绘示，根据本公开文件之一些实施例，制造目标栅极布图图案的示意图；
图4绘示，根据本公开文件之一些实施例，调整互连布图图案的示意图；
图5绘示，根据本公开文件之一些实施例，执行设计规则检查目标互连布图图案的示意图；
图6绘示，根据本公开文件之一些实施例，用以设计集成电路布图设计的系统的示意图；以及
图7绘示，根据本公开文件一些实施例，用以制作集成电路的制造系统的方块图。
具体实施方式
以下之揭露文件提供许多不同的实施例或例子，用以实施所提供之标的的不同特征。以下描述的组件、数值、操作、材料、设置、或其类似之物的例子用以简化本公开文件。当然，该些例子仅以举例，本公开文件并不受限于此。其他的组件、数值、操作、材料、设置、或其类似之物亦在本公开文件的范畴之内。例如，叙述「形成第一特征于第二特征之上」可能包含「第一特征与第二特征有直接接触」，亦可能包含「第一特征与第二特征之间有额外的特征，因此第一特征与第二特征可能没有直接接触」。此外，本公开文件可能重复使用参考编码及/或标号于不同的例子中。该重复之使用是为了简化及清楚之用途，并不表示各种实施例及/或各种配置之间的关系。
当集成电路设计布图被迁移至一个新的制程时，集成电路设计布图的特征的尺寸被缩小以符合更小的芯片尺寸或芯片足迹与更好的效能。在一些例子中，线性变化的方法被使用在将转换现有的集成电路设计布图转换至一个较新或不一样的技术节点。在线性变化的方法中，所有布图特征藉由一个共同的变化因子线性变化，该变化因子由在旧的技术节点的尺寸比上在新的技术节点的尺寸而定义。因此，现有集成电路设计布图中的布图图案的在x方向与在y方向上被以相同的变化因子来变化。例如，当变化因子为10％时，现有集成电路设计布图中的布图图案的在x方向上变化10％，以及现有集成电路设计布图中的布图图案的在y方向上变化10％。然而，因为电路的效能通常与特征尺寸有关，所以在一个集成电路中有的特征没有被变化。例如，模拟电路与一些高速集成电路维持了原有的尺寸以保持在不同的技术节点上效能不变。在一些例子中，线性缩小的方法将可缩小电路与不可缩小电路的所有特征统一缩小，接着设计者调整不可缩小电路的特征的尺寸使得不可缩小电路的特征的尺寸与相对位置在布图迁移之后是正确的。这样的操作通常是手动的且有机会造成很多错误与误差。为了要帮处减少错误与误差，在一些实施例中，一种方法包含在布图迁移时候变化可缩小电路的特征的尺寸并同时保持不可缩小电路的特征的尺寸。
在一些实施例中，本公开文件提供一种方法可使一种现有集成电路设计布图不一致的缩小，由一制程制造该现有集成电路设计布图用以设计给由另一传统或更先进的制程制造的目标设计布图。该方法包含决定现有设计布图中不同区域的变化因子，例如，先在x方向上然后在y方向上，比较现有集成电路的栅极布图与目标集成电路的栅极布图，依据变化因子变化现有集成电路设计布图剩下的布图图案，以及调整布图图案以符合设计规则。藉由使用可缩小区域与不可缩小区域的不同的变化因子以及缩小可缩小区域中的布图图案同时维持布可缩小区域的布图图案的尺寸，在迁移之后修正布图所需要的努力被减少了。这种不一致的缩小也帮助了减少设计规则检查(design rule check:DRC)的错误。例如，相较于统一缩小的方法，设计规则检查中90％的错误被减少是使用本公开文件中的区域性缩小的方法。
图1为，根据本公开文件之一些实施例，迁移现有集成电路设计布图至目标集成电路设计布图的方法100的流程图，其中现有集成电路设计布图(例如图2中的集成电路设计布图200)与第一技术节点有关，目标集成电路设计布图(例如图5中的集成电路设计布图300)与第二技术节点有关。在一些实施例中，方法100能够被部分地执行将集成电路设计布图200形成集成电路设计布图300，上述方法依图2～5于后讨论。在一些实施例中，额外的操作被执行于图1绘示的方法100之前、之间、及/或之后，以及一些其他的制程于此被简单的描述。方法100的一些或全部的操作能够被部份地执行为设计工厂中的设计程序，其中设计工厂例如图7中的设计工厂720。
参考图1与图2，在方法100的操作102中，与第一技术节点有关的现有的集成电路设计布图(亦即，集成电路设计布图200)被提供。集成电路设计布图200包含集成电路设计布图200的各种不同的布图层中的重迭布图图案。布图图案对应至各种不同的集成电路特征被形成于半导体基板与配置于半导体基板上的各种不同金属层中，该些特征像是掺杂区、栅极电极、源极与漏极区、金属线或连接层间的导通孔、与接合垫的开孔。一些布图图案与一些集成电路设计布图200的布图层被简化或省略。集成电路设计布图200为方法100制作释例的一个非限制性的例子。
集成电路设计布图200包含多个栅极布图图案210a、210b、210c、210d、210e、与210f于一或多个掺杂区布图图案(未绘示)之上，以及多个互连布图图案220a、220b、220c、与220d于栅极布图图案210a、210b、210c、210d、210e、与210f之上。互连布图图案220a、220b、220c、与220d代表集成电路设计布图200中第一互连布图层的互连布图图案。在图2中，多个栅极布图图案有6个栅极布图图案，以及多个互连布图图案有4个互连布图图案。多个栅极布图图案不限至于特定数目。在一些实施例中，多个栅极布图图案有多于或少于6个栅极布图图案。多个互连布图图案不限至于特定数目。在一些实施例中，多个互连布图图案有多于或少于4个栅极布图图案。此外，集成电路设计布图200不限至于特定数目的互连布图层，以及额外的互连布图层均在本公开文件之范畴内。
栅极布图图案210a、210b、210c、210d、210e、与210f沿y方向延伸以及在x方向上相互分开。每个栅极布图图案210a、210b、210c、210d、210e、与210f有一沿x方向的宽度与一沿y方向的长度。在一些实施例中，x方向与y方向大体上垂直。在一些实施例中，y方向为一个垂直方向，以及x方向为一个水平方向。每个栅极布图图案210a、210b、210c、210d、210e、与210f的宽度与每一相邻的栅极布图图案210a、210b、210c、210d、210e、与210f之间的间隔以一组设计规则决定，该组设计规则与用来制造集成电路设计布图200的制造程序有关。栅极布图图案210a、210b、210c、210d、210e、与210f可用来形成多个硬屏蔽特征或用来形成多个栅极电极特征的栅极电极。
互连布图图案220a、220b、220c、与220d可用来形成多个硬屏蔽特征或用来形成电性连接至晶体管的栅极电极的多个互连结构的互连结构特征。在一些实施例中，互连布图图案220a用以与栅极布图图案210a与栅极布图图案210b重迭，互连布图图案220b用以与栅极布图图案210c与栅极布图图案210d重迭，互连布图图案220c用以与栅极布图图案210e重迭，以及互连布图图案220d用以与栅极布图图案210e与栅极布图图案210f重迭。在一些实施例中，互连布图图案220d亦可用以与互连布图图案220b接触。互连布图图案220a、220b、220c、与220d包含任何合适的形状以提供电性连接至栅极布图图案210a、210b、210c、210d、210e、与210f。在一些实施例中，互连布图图案220a、220b、与220d为L形状，以及互连布图图案220c为矩形形状。
参考图1与图3，在方法100的操作104中，多个栅极布图图案210a、210b、210c、210d、210e、与210f经历布图迁移以产生目标集成电路设计布图300的多个栅极布图图案310a、310b、310c、310d、310e、与310f。集成电路设计布图300与第二技术节点有关，第二技术节点的尺寸比第一技术节点还要小。一个缩小尺寸的算法被迭代执行于集成电路设计布图200的栅极布图图案210a、210b、210c、210d、210e、与210f上。查询一个预定义尺寸表来调整栅极布图图案210a、210b、210c、210d、210e、与210f的宽度与长度，以及调整栅极布图图案210a、210b、210c、210d、210e、与210f之间的间隔，以提供宽度、长度、与间隔予栅极布图图案310a、310b、310c、310d、310e、与310f，这些宽度、长度、与间隔是被用来制作目标集成电路的一组预定义的设计规则来决定的。为了简化起见，图3包含栅极布图图案210a、210b、210c、210d、210e、与210f在x方向上的迁移，本领域具有一般技术水准之人应可了解该迁移可被执行在y方向上。
仍旧参考图2与图3，在方法100的操作106中，集成电路设计布图200中的区域对应至可缩小的区域(例如，区域232与区域236)与不可缩小的区域(例如，区域234)藉由个别地比较集成电路设计布图200中栅极布图图案210a、210b、210c、210d、210e、与210f的宽度与集成电路设计布图300中对应的栅极布图图案310a、310b、310c、310d、310e、与310f的宽度来定义，以及藉由个别地比较集成电路设计布图200中相邻栅极布图图案210a、210b、210c、210d、210e、与210f的间隔与集成电路设计布图300中对应的相邻栅极布图图案310a、310b、310c、310d、310e、与310f的间隔来定义。在图3中，集成电路设计布图200中栅极布图图案210a、210b、210c、210d、210e、与210f的宽度以W1、W2、W3、W4、W5、与W6分别地来表示，以及集成电路设计布图200中栅极布图图案210a、210b、210c、210d、210e、与210f之间的间隔以S1、S2、S3、S4、与S5分别地来表示。在布图迁移之后，集成电路设计布图300中栅极布图图案310a、310b、310c、310d、310e、与310f的宽度以NW1、NW2、NW3、NW4、NW5、与NW6分别地来表示，以及集成电路设计布图300中栅极布图图案310a、310b、310c、310d、310e、与310f之间的间隔以NS1、NS2、NS3、NS4、与NS5分别地来表示。
更确切地来说，集成电路设计布图200中每个栅极布图图案210a、210b、210c、210d、210e、或210f的宽度用来与集成电路设计布图300中对应的栅极布图图案310a、310b、310c、310d、310e、或310f的宽度比较，以及集成电路设计布图200中每两个相邻栅极布图图案210a、210b、210c、210d、210e、与210f之间的间隔用来与集成电路设计布图300中对应的两个相邻栅极布图图案310a、310b、310c、310d、310e、与310f的间隔比较，以决定在布图迁移之后栅极布图图案210a、210b、210c、210d、210e、与210f中的哪一个栅极布图图案可以被缩小，以及决定在布图迁移之后栅极布图图案210a、210b、210c、210d、210e、与210f中的哪一个栅极布图图案要维持原样。也就是说，栅极布图图案210a的宽度W1用来与栅极布图图案310a的宽度NW1比较，栅极布图图案210b的宽度W2用来与栅极布图图案310b的宽度NW2比较，栅极布图图案210c的宽度W3用来与栅极布图图案310c的宽度NW3比较，栅极布图图案210d的宽度W4用来与栅极布图图案310d的宽度NW4比较，栅极布图图案210e的宽度W5用来与栅极布图图案310e的宽度NW5比较，以与栅极布图图案210f的宽度W6用来与栅极布图图案310f的宽度NW6比较。相似地，栅极布图图案210a与栅极布图图案210b之间的间隔S1用来与栅极布图图案310a与栅极布图图案310b之间的间隔NS1比较，栅极布图图案210b与栅极布图图案210c之间的间隔S2用来与栅极布图图案310b与栅极布图图案310c之间的间隔NS2比较，栅极布图图案210c与栅极布图图案210d之间的间隔S3用来与栅极布图图案310c与栅极布图图案310d之间的间隔NS3比较，栅极布图图案210d与栅极布图图案210e之间的间隔S4用来与栅极布图图案310d与栅极布图图案310e之间的间隔NS4比较，以与栅极布图图案210e与栅极布图图案210f之间的间隔S5用来与栅极布图图案310e与栅极布图图案310f之间的间隔NS5比较。
比较完成之后，尺寸(宽度与间隔)上有相同程度的改变的相邻的栅极布图图案(例如，栅极布图图案210a、210b、210e、与210f)被归类在一起定义为可缩小的区域，而尺寸(亦即，宽度与间隔)上没有改变的相邻相邻的栅极布图图案(例如，栅极布图图案210c与210d)被归类在一起定义为不可缩小的区域。在一些实施例中，假设在布图迁移之后，集成电路设计布图200中宽度W1、间隔S1、宽度W2、与间隔S2减少一第一百分比例，宽度W3、间隔S3、宽度W4、与间隔S4维持原样，宽度W5、间隔S5、宽度W6、与间隔S6减少一第二百分比例，上述3个不同区域被定义于集成电路设计布图200中。第一区域232为可缩小区域，其包含栅极布图图案210a与栅极布图图案210b，栅极布图图案210a与栅极布图图案210b的栅极间距以相同比例变化；第二区域234为不可缩小区域，其包含栅极布图图案210c与栅极布图图案210d，栅极布图图案210c与栅极布图图案210d的栅极间距维持原样；第三区域236为可缩小区域，其包含栅极布图图案210e与栅极布图图案210f，栅极布图图案210e与栅极布图图案210f的栅极间距以相同比例变化，第三区域236的变化比例可与第一区域232的变化比例相同或不同。于此使用的栅极布图图案的栅极间距是栅极布图图案的栅极间距宽度与相邻栅极布图图案之间的间隔的总和来测量的。即使绘示图3中为3个区域，任何数量的可缩小区域与不可缩小区域均在集成电路设计布图200的考虑与预期之中。
依旧参考图2与图3，在方法100的操作108中，变化因子被决定予集成电路设计布图200中的每个区域(例如，可缩小区域232、可缩小区域236、与不可缩小区域234)。变化因子(F)以分数P/Q来计算，Q对应为集成电路设计布图200中每个区域延x方向上的尺寸，以及P对应为集成电路设计布图300中每个区域延x方向上的尺寸，P与Q为正整数。因此，可缩小区域232的变化因子F1被定义为:
不可缩小区域234的变化因子F2被定义为:
以及可缩小区域236的变化因子F3被定义为：
在一些实施例中，变化因子F1与变化因子F3相同。在一些实施例中，变化因子F1与变化因子F3不相同。不可缩小区域的变化因子F2等于1(或等于100％)。一旦集成电路设计布图200中的可缩小区域(例如区域232与区域236)的变化因子被决定，该些被计算的变化因子被用以调整其他布图图案的几何形状，其他布图图案包括集成电路设计布图200中的互连布图图案220a、220b、220c、与220d以及在互连布图图案220a、220b、220c、与220d之上的互连布图图案的额外层(未绘示)。
参考图1与图4，在方法100的操作110中，集成电路设计布图200中对应的互连布图图案220a、220b、220c、与220d被调整以提供对应的互连布图图案320a、320b3、320c、与320d予集成电路设计布图300。互连布图图案220a、220b、220c、与220d的尺寸与相对的位置基于可缩小区域232、236或不可缩小区域234区域而被调整，这些区域为集成电路设计布图200中放置互连布图图案220a、220b、220c、与220d的区域，并用以容纳栅极布图图案210a、210b、210c、210d、210e、与210f在x方向上不规则的变化。藉由把栅极布图图案210a、210b、210c、210d、210e、与210f不规则的变化纳入考虑，在布图迁移之后，互连布图图案320a、320b、320c、与320d维持对应互连布图图案220a、220b、220c、与220d的形状与相对的位置。
确切地来说，为了执行互连布图图案220a、220b、220c、与220d的布图迁移，集成电路设计布图200中的互连布图图案220a、220b、220c、或220d首先被识别，对应的变化因子接着被使用以缩小个别的互连布图图案220a、220b、220c、或220d。在一些例子中，互连布图图案220a、220b、220c、或220d的整体都在集成电路设计布图200中的一个单一区域232、234、或236之内，互连布图图案220a、220b、220c、或220d使用对应的变化因子予特定的可缩小区域在x方向上变化。因此，若有一个互连布图图案220a、220b、220c、或220d完全在可缩小区域232或236之内，互连布图图案220a、220b、220c、或220d的尺寸将乘上对应的变化因子(例如F1或F3)而变化。若一个互连布图图案220a、220b、220c、或220d完全在不可缩小区域234之内，互连布图图案220a、220b、220c、或220d的尺寸在x方向上将保持不变。在一些例子中，互连布图图案220a、220b、220c、或220d延伸通过集成电路设计布图200中的一个可缩小区域232或236与一个不可缩小区域234，位于可缩小区域232或236之内的互连布图图案220a、220b、220c、或220d的部分将在x方向上以对应于可缩小区域232或236的变化因子变化，以及位于不可缩小区域234之内的互连布图图案220a、220b、220c、或220d的部分将保持不变。
互连布图图案220a、220b、220c、与220d的x坐标更新成新的坐标，基于互连布图图案220a、220b、220c、与220d的位置与尺寸的变化，该尺寸的变化因集成电路设计布图200中区域232、234、与236的不同而不同，使得互连布图图案320a、320b、320c、与320d与栅极布图图案310a、310b、310c、310d、310e、与310f之间的相对位置将在迁移后保持不变。例如，当栅极布图图案210a最左端点当作x坐标的原点时，对位于可缩小区域232内的一个点(例如，T1)来说，该点T1有坐标x1，在迁移之后该点T1有新坐标x1’，其变化可表示为x1’＝(x1-(A％*D1))，其中A％代表点T1在可缩小区域232中的位置，以及D1代表在布图迁移之后可缩小区域232的尺寸变化。对位于不可缩小区域234内的一点(例如，T2)来说，该点T2有坐标x2，因为不可缩小区域234在迁移之后尺寸保持不变，在迁移之后该点T2有新坐标x2’，其变化可表示为x2’＝x2-(100％*D1)-(B％*0)，其中B％代表点T2在不可缩小区域234中的位置，以及D1代表在布图迁移之后可缩小区域232的尺寸变化。对位于可缩小区域236内的一个点(例如，T3)来说，该点T3有坐标x3，在迁移之后该点T3有新坐标x3’，其变化可表示为x3’＝x3-(100％*D1)-(100％*0)-(C％*D2)，其中C％代表点T3在可缩小区域236中的位置，以及D2代表在布图迁移之后可缩小区域236的尺寸变化。
于本公开文件中，现有集成电路设计布图在不同区域的栅极布图图案的变化因子被选择当作基础来缩小其他布图图案，像是导通孔布图图案与互连布图图案。这是因为导通孔布图图案与互连布图图案相较于栅极布图图案具有较高的变化容忍度，以及从栅极布图图案取得的应用变化因子从去缩小剩余的布图图案可以帮助防止具有最小的变化容忍度的栅极布图图案物理接触。
操作110被重复执行直至所有集成电路设计布图200中在其他的布图层(未绘示)的剩下的布图图案藉由应用在操作106与操作108中定义的对应不同区域(例如，区域232、234、236)的变化因子(例如，变化因子F1、F2、F3)被调整。
参考图1与图5，在方法100的操作112中，设计规则检查被应用至互连布图图案320a、320b、320c、与320d。设计规则检查应用一或多个第二技术节点的设计规则来检查互连布图图案320a、320b、320c、与320d。例如，设计规则检查检测互连布图图案320a、320b、320c、与320d在x方向上的尺寸以确认互连布图图案320a、320b、320c、与320d的尺寸符合第二技术节点的许可范围。如果有一个互连布图图案320a、320b、320c、或320d在x方向上的大小不符合许可范围，互连布图图案320a、320b、320c、与320d在x方向上的大小将被调整至最接近的许可值。在一些实施例中所示，互连布图图案320c的宽度与部分互连布图图案320d的宽度与栅极布图图案310f重迭，这样的情形不符合第二技术节点的许可范围，因此互连布图图案320c的宽度与部分互连布图图案320d的宽度被分别调整至最接近的许可值。
操作112被重复操作直至全部集成电路设计布图300中的布图图案的被检查过是否符合规则。
即使方法100中的操作106～112依布图延x方向迁移来描述，在一些实施例中，方法100中的操作106～112可被应用至布图图案延y方向不规则变化。在一些实施例中，布图图案延y方向不规则变化。
图6绘示，根据一些实施例，电子设计自动化(electrionic design automation:EDA)系统600的方块图。根据一些实施例，于此叙述的产生目标集成电路设计布图的方法为可实现的，例如使用EDA系统600，根据一或多个些实施例，目标集成电路设计布图例如从现有集成电路设计布图得来的集成电路设计布图300，现有集成电路设计布图例如集成电路设计布图200。在一些实施例中，EDA系统600为一般计算装置其包含硬件处理器602与非瞬时计算机可读存储介质604。计算机可读存储介质604被设计来储存可执行的指令606、集成电路设计布图607、设计规则检查表608、或其他用来执行指令的数据。每个集成电路设计布图607包含图标积体芯片，例如GSII档案。每个设计规则检查表608包含为了制作集成电路设计布图607选择的半导体制程的设计检查规则的列表。藉由硬件处理器602执行的指令606、集成电路设计布图607、与设计规则检查表608代表(至少部分)以此述的一或多个部分或全部的方法(于此之后，以
该程序及/或方法」来表示)实现的一个EDA工具。
处理器602透过总线609电性耦接至计算机可读存储介质604。处理器602亦透过总线609电性耦接至输入/输出接口610。网络接口612亦透过总线609电性耦接至处理器602。网络接口612连接至网络614，使得处理器602与计算机可读存储介质604能够透过网络614连接外部组件。处理器602用以执行编码在计算机可读存储介质604的指令606以使EDA系统600被使用于执行部分或全部的程序及/或方法。在一或多个实施例中，处理器602为中央处理单元(central processing unit:CPU)、多任务处理器、分布式处理系统、特殊应用集成电路(application specific integrated circuit:ASIC)、及/或合适的处理单元。
在一或多个实施例中，计算机可读存储介质604为电子、磁性、光学、电磁、红外线、及/或半导体系统(或组件或装置)。例如，计算机可读存储介质604包含半导体或固态内存、磁带、外接式磁盘、随机存取内存(random access memory:RAM)、只读存储器(ROM)、磁盘、及/或光盘。在一或多个使用光盘的实施例中，计算机可读存储介质604包含只读记忆光盘(compact disk read-only memory:CD-ROM)、可重复录写光盘(compact disk read/write:CD-R/W)、及/或数位激光视盘(digital video disk:DVD)。
在一或多个实施例中，计算机可读存储介质604储存指令606、集成电路设计布图607、与设计规则检查表608，该设计规则检查表608用以使EDA系统600变成可被使用于执行执行部分或全部的该程序及/或方法(上述的执行动作代表了(至少一部分)EDA工具)。在一或多个实施例中，计算机可读存储介质604亦储存能够储存执行部分或全部的该程序及/或方法的信息。
EDA系统600包含输入/输出接口610。输入/输出接口610耦接至外部电路。在一或多个实施例中，输入/输出接口610包含键盘、按键组、鼠标、轨迹球、轨迹板、触碰银幕、及/或指向性光标以与处理器602通信信息与命令。
EDA系统600包含网络接口612，该网络接口612耦接至处理器602。网络接口612使EDA系统600能够与连接至一或多个其他的计算机系统的网络614通信。网络接口612包含无线网络接口，例如蓝牙、无线热点(WIFI)、全球微波接入互操作性(worldwideintreroperability for microwave access:WIMAX)、通用分组无线业务(general packetradio service:GPRS)、或宽带码分多址移动通信系统(wideband code divisionmultiple access:WCDMA)；或者，网络接口612包含有线网络接口，例如以太网络(ETHERNET)、通用串行总线(universal serial bus:USB)、或IEEE-1364。在一或多个实施例中，部分或全部的该程序及/或方法以二或多个EDA系统600来实现。
EDA系统600用以接收通过输入/输出接口610的信息。接收的通过输入/输出接口610的信息包含一或多个指令、数据、设计规则、标准单元宏、及/或其他处理器602处理的参数。该信息藉由总线609被传输至处理器602。EDA系统600用以接收通过输入/输出接口610相关于用户接口(user interface:UI)642的信息。该信息被储存于计算机可读存储介质604当作用户接口642。
在一些实施例中，部分或全部的该程序及/或方法以处理器来执行的标准软件应用来实现。在一些实施例中，部分或全部的该程序及/或方法以软件应用来实现，该软件应用为部分的额外的软件应用。在一些实施例中，部分或全部的该程序及/或方法以插入软件应用来实现。在一些实施例中，至少一个该程序及/或方法以部分的EDA工具的软件应用来实现。一些实施例中，部分或全部的该程序及/或方法以被EDA系统600使用的软件应用来实现。在一些实施例中，包含标准单元的布图图藉由工具产生，该工具例如可由CADENCEDESIGN SYSTEM公司取得的
或其他合适的布图产生工具。
在一些实施例中，程序被理解成程序的功能被储存在非瞬时计算机可读存储介质。非瞬时计算机可读存储介质的例子包含，但不受限于，外部/可移除及/或内部/内建储存装置或内存单元等、一或多个光盘例如DVD、磁盘例如硬盘、半导体内存例如ROM、RAM、记忆卡、或类似之物。
参考图1与图7，在方法100的操作114中，一旦集成电路设计布图300被产生，掩模或掩模组745基于集成电路设计布图300被制造。
继续参考图1与图7，在方法100的操作116中，集成电路装置760基于使用在操作114中产生的掩模或掩模组745的集成电路设计布图300被制造。
图7为，根据本公开文件一些实施例，集成电路制造系统700的方块图，以及该集成电路制造的流程。在一些实施例中，基于集成电路设计布图300，一或多个半导体掩模中至少一个或至少一个半导体集成电路中的一层里的组件以集成电路制造系统700来制造。
在图7中，集成电路制造系统700包含实体，例如设计工厂720、掩模工厂730、与集成电路制造厂(Fab)750，该些实体相互作业于设计、研发、与制造集成电路装置760有关的制造循环及/或服务。集成电路制造系统700中的实体藉由通信网络来连接。在一些实施例中，通信网络为单一网络。在一些实施例中，通信网络为多个不同的网络，例如内部网络与互联网。通信网络包含有线及/或无线通信频道。每个实体与一或多个其他的实体相互作业以提供服务至一或多个其他的实体，及/或接收一或多个其他的实体的服务。在一些实施例中，二或多个设计工厂720、掩模工厂730、与集成电路制造厂750被单一个较大的公司拥有。在一些实施例中，二或多个设计工厂720、掩模工厂730、与集成电路制造厂750共存在一个共同的厂区以及使用共同的资源。
设计工厂720(或设计团队)透过以上述方法100实现的布图迁移从现有集成电路设计布图产生目标集成电路设计布图，现有集成电路设计布图例如集成电路设计布图200，目标集成电路设计布图例如集成电路设计布图300。
掩模工厂730包含数据准备732与掩模制作744。掩模工厂730使用集成电路设计布图300以制作一或多个掩模745，该一或多个掩模745依据集成电路设计布图300被用来制作集成电路装置760的多个层。掩模工厂730执行掩模数据准备732，其中集成电路设计布图300被编码成代表性数据文件(representative data file:RDF)。掩模数据准备732提供RDF予掩模制作744。掩模制作744包含掩模写入器。掩模写入器将RDF转换成一个图像于一基板上，例如掩模745或半导体晶圆753。集成电路设计布图300藉由掩模数据准备732操作以符合掩模写入器特定的特征及/或集成电路制造厂750的要求。在第7图中，掩模数据准备732与掩模制作744被绘示成分开的组件。在一些实施例中，掩模数据准备732与掩模制作744可被合并称为掩模数据准备。
在一些实施例中，掩模数据准备732包含光学临近修正(optical proximitycorrection:OPC)，该光学临近修正使用光刻增强技术去补偿影像误差，影像误差例如散射、干涉、其他制程影响、与其类似之物引起。光学临近修正调整集成电路设计布图300。在一些实施例中，掩模数据准备732包含更进一步的分辨率提升技术(resolutionenhancenebt technologies:RET)，例如非轴向照射、次分辨率辅助特征、相位移掩模、其他合适技术、与其相似之物或其组合。在一些实施例中，反向式光刻技术(inverselithography technology:ILT)亦被使用，其视光学临近修正为反向式影像问题。
在一些实施例中，掩模数据准备732包含掩模规则检查器(mask rule checker:MRC)，该掩模规则检查器检查集成电路设计布图300以负责在半导体制程或其相似之物中各种不同的情形，该集成电路设计布图300已经历光学临近修正与一组光照发明规则中的程序，该组光照发明规则包含特定几何及/或连接限制以确保足够的边缘。在一些实施例中，掩模规则检查器调整集成电路设计布图300以补偿在掩模制作744中的限制，其可省去部分的光学临近修正操作的调整以符合掩模发明规则。
在一些实施例中，掩模数据准备732包含光刻制程检查(lithography processchecking:LPC)，该光刻制程检查仿真将被集成电路制造厂750实现的程序以制造集成电路装置760。光刻制程检查基于集成电路设计布图300仿真这些程序以产生一个仿真的被制造的装置，例如集成电路装置760。光刻制程检查中的程序参数可以包含与集成电路制造循环的各种不同程序有关的参数、与用来制造集成电路的工具及/或其他制程方面有关的参数。光刻制程检查将各种不同的因子纳入考虑，例如空中成像对比、景深(depth of focus:DOF)、掩模误差增强因子(mask error enhancement factor:MEEF)、其他合适因子、与其相似之物或其组合。在一些实施例中，在仿真的被制造的装置被光刻制程检查产生之后，若该仿真的装置在形状上不够满足设计规则，则光学临近修正及/或掩模规则检查器将被重复执行以进一步精化集成电路设计布图300。
为了易于清楚理解，上述的掩模数据准备732已被简化。在一些实施例中，掩模数据准备732包含额外的特征，例如依据制造规则去调整集成电路设计布图300的逻辑操作(logic operation:LOP)。此外，在掩模数据准备732中，该些应用至集成电路设计布图300的程序可以被以各种不同的顺序来执行。
在掩模数据准备732之后与掩模制作744中，掩模745或一组掩模745基于集成电路设计布图300被制造。在一些实施例中，掩模制作744包含基于集成电路设计布图300执行一或多个光刻曝光。在一些实施例中，电子束或多个电子束的机制基于集成电路设计布图300被使用以形成一图案于掩模745之上。掩模745可被多种不同的科技来形成。在一些实施例中，掩模745以二元科技来形成。在一些实施例中，掩模图案包含不透明区域与透明区域。用于照射涂布在晶圆上的敏感材料层(例如光阻)的一辐射束被不透明区域阻挡，以及该辐射束穿透透明区域。在一例中，掩模745的二元掩模包含透明基板(例如石英玻璃)与涂布在二元掩模不投明区域的不透明材料(例如铬)。在另一例中，掩模745以相位移技术形成。在掩模745中的相位移掩模中，形成于相位移掩模上的图案中各种不同的特征用以具有适当的相差以增强分辨率与影像质量。在不同的例子中，相位移掩模可为减弱式相位移掩模或替代的相位移掩模。由掩模制作744产生的掩模被用在各种不同的制程中。例如，掩模被用在离子布植制程以形成半导体晶圆753上各种不同的掺杂区，掩模被用在蚀刻制程以形成半导体晶圆753上各种不同的蚀刻区，及/或掩模被用在其他合适的制程中。
集成电路制造厂750包含晶圆制造752。集成电路制造厂750为集成电路制造商，该集成电路制造商包含一或多个制造各种不同的体电路产品的制造厂。在一些实施例中，集成电路制造厂750为半导体厂。例如，一制造厂可提供多个集成电路产品的前端制程(front-end-of-line:FEOL)，第二制造厂可提供集成电路产品连接与封装的后端制程(back-end-of–line:BEOL)，以及第三制造厂可提供其他服务予制造商。
集成电路制造厂750使用由掩模工厂730制造的掩模以制作集成电路装置760。因此，集成电路制造厂750至少直接使用集成电路设计布图300以制造集成电路装置760。在一些实施例中，半导体晶圆753由集成电路制造厂750使用用来形成集成电路装置760的掩模745来制造。在一些实施例中，集成电路制造包含至少间接基于集成电路设计布图300执行一或多个光刻曝光。半导体晶圆753包含硅基板或其他具有材料层形成于上的合适基板。半导体晶圆753更包含一或多个各种不同的掺杂区、介电特征、多层互连结构、及其相似之物(在接下来的制程中形成)。
集成电路制造系统(例如第7图中的集成电路制造系统700)的细节与其集成电路的制造流程可由下列文件得知，例如，2016年2月9日有效的美国专利9,256,709号，2015年10月1号早公开的美国专利申请20150278429号，2014年2月6号早公开的美国专利申请20140040838号，与2007年8月21日有效的美国专利7,260,442号，本公开文件包含以上每一参考数据之全部内容。
在一些实施例中，一种调整集成电路设计布图的方法，其包含于第一技术节点，接收第一集成电路的第一集成电路设计布图，依据设计规则，从第一栅极布图图案取得第二栅极布图图案，基于第一栅极布图图案与该第二栅极布图图案，决定第一集成电路设计布图在第一方向上的变化因子，以及沿第一方向，使用变化因子，调整第一互连布图图案以决定第二互连布图图案。第一集成电路设计布图包含第一栅极布图图案沿第一方向相互分隔，第一互连布图图案连接第一栅极布图图案，至少一可缩小区域，以及至少一不可缩小区域。设计规则与第二技术节点有关，第二技术节点与第一技术节点不同。变化因子中的每个变化因子对应至至少一可缩小区域与至少一不可缩小区域中的一个。第二互连布图图案连接至第二栅极布图图案。
在一些实施例中，如上述的方法，决定变化因子包含比较第一栅极布图图案中的每一第一栅极布图图案的间隔与第二栅极布图图案中对应的第二栅极布图图案的间隔。
在一些实施例中，如上述的方法，决定变化因子更包含决定第一栅极布图图案的第一组与第一栅极布图图案的第二组。第一栅极布图图案的第一组于可缩小区域，第一栅极布图图案的第二组于不可缩小区域。可缩小区域的第一栅极布图图案的第一组有小于一的变化因子，以及于不可缩小区域的第一栅极布图图案的第二组有等于一的变化因子。
在一些实施例中，如上述的方法，决定第一栅极布图图案的第一组与第一栅极布图图案的第二组包含计算第一栅极布图图案的第一组的变化因子。第一栅极布图图案的第一组的变化因子被计算为P/Q比例，Q对应至第一栅极布图图案的第一组的间隔总和，以及P对应至第二栅极布图图案的对应的组的间隔总和。
在一些实施例中，如上述的方法，调整第一互连布图图案包含使用对应的可缩小区域的变化因子，缩小在可缩小区域中的第一互连布图图案的第一互连图案的一部分，在不可缩小区域维持多个第一互连布图图案中的第一互连图案的另一部分不变。
在一些实施例中，如上述的方法，调整第一互连布图图案包含调整多个第一互连布图图案的每一第一互连布图图案的尺寸与位置。
在一些实施例中，如上述的方法，更包含对第二互连布图图案执行设计规检查。
在一些实施例中，如上述的方法，更包含改变多个第二互连布图图案的第二互连布图图案的尺寸至最近的范围值，其中多个第二互连布图图案的第二互连布图图案未符合与第二技术节点相关的设计规则。
在一些实施例中，如上述的方法，更包含沿第一方向，使用变化因子，调整第一集成电路设计布图的额外的布图图案，其中第一集成电路设计布图的额外的布图图案包含在第一互连布图图案上的互连层的额外层。
本公开内容之实施方式是关于一种处理集成电路设计布图的方法，其包含于第一技术节点，接收第一集成电路的第一集成电路设计布图，依据设计规则，从第一栅极布图图案取得第二栅极布图图案，藉由比较第一栅极布图图案与第二栅极布图图案，决定第一集成电路设计布图在第一方向上的第一变化因子，沿第一方向，使用第一变化因子，调整第一互连布图图案以决定第二互连布图图案，以及实现第二集成电路设计布图于芯片上。第一集成电路设计布图包含第一栅极布图图案沿第一方向相互分隔以及沿第二方向延伸，第一互连布图图案连接第一栅极布图图案，可缩小区域，以及不可缩小区域。第二方向不同于第一方向。计规则与第二技术节点有关，第二技术节点与第一技术节点不同。第一变化因子中的每个变化因子对应至可缩小区域与不可缩小区域中的一个。第二互连布图图案连接至第二栅极布图图案。第二集成电路设计布图包含第二栅极布图图案与第二互连布图图案。
在一些实施例中，如上述的方法，取得第二栅极布图图案包含调整多个第一栅极布图图案的至少一第一栅极布图图案的宽度与长度，以及，依据预定义的变化表，调整第一栅极布图图案中相邻的第一栅极布图图案间隔。
在一些实施例中，如上述的方法，更包含对第二互连布图图案执行设计规则检查。
在一些实施例中，如上述的方法，更包含改变多个第二互连布图图案的第二互连布图图案的尺寸至最近的范围值，其中多个第二互连布图图案的第二互连布图图案未符合与第二技术节点相关的设计规则。
在一些实施例中，如上述的方法，更包含决定第一集成电路设计布图在第二方向上的第二变化因子。
在一些实施例中，如上述的方法，其中决定第二变化因子包含沿第二方向，比较多个第一栅极布图图案中的每一第一栅极布图图案的间隔与多个第二栅极布图图案中对应的第二栅极布图图案的间隔。
在一些实施例中，如上述的方法，更包含沿第二方向，使用第二变化因子，调整第一互连布图图案。
本公开内容之实施方式是关于一种处理集成电路设计布图的系统，其包含处理器，以及计算机可读存储介质连接至处理器。处理器用以执行储存于计算机可读存储介质的指令以于第一技术节点，接收第一集成电路的第一集成电路设计布图，依据设计规则，从第一栅极布图图案取得第二栅极布图图案，基于第一栅极布图图案与第二栅极布图图案，决定第一集成电路设计布图在第一方向上的变化因子，以及沿第一方向，使用变化因子，调整第一互连布图图案以决定第二互连布图图案。第一集成电路设计布图包含第一栅极布图图案沿第一方向相互分隔，第一互连布图图案连接第一栅极布图图案，可缩小区域，以及不可缩小区域。设计规则与第二技术节点有关，第二技术节点与第一技术节点不同。变化因子中的每个变化因子对应至可缩小区域与不可缩小区域中的一个。第二互连布图图案连接至第二栅极布图图案。
在一些实施例中，如上述的系统，其中处理器更用以执行储存于计算机可读存储介质的指令以对第二互连布图图案执行设计规则检查。
在一些实施例中，如上述的系统，其中处理器更用以执行储存于计算机可读存储介质的指令以改变多个第二互连布图图案的第二互连布图图案的尺寸至最近的范围值，其中多个第二互连布图图案的第二互连布图图案未符合与第二技术节点相关的设计规则。
在一些实施例中，如上述的系统，其中处理器更用以执行储存于计算机可读存储介质的指令以实现第二集成电路设计布图于芯片上，其中第二集成电路设计布图包含第二栅极布图图案与第二互连布图图案。
虽然本发明实施例已揭露如上，然其并非用以限定本发明实施例，任何本领域技术人员，在不脱离本发明实施例之精神和范围内，当可做些许之更动与润饰，因此本发明实施例之保护范围当以后附之申请专利范围所界定为准。
符号说明
100： 方法
102、014、106、108、110、112、14、116： 操作
200、300： 集成电路设计布图
x、y： 方向
210a、210b、210c、210d、210e、210f、310a、310b、310c、310d、310e、310f：
栅极布图图案
220a、220b、220c、220d、320a、320b、320c、320d： 互连布图图案
232、234、236： 区域
S1、S2、S3、S4、S5、S6、NS1、NS2、NS3、NS4、NS5、NS6： 间隔
W1、W2、W3、W4、W5、W6、NW1、NW2、NW3、NW4、NW5、NW6： 宽度
F1、F2、F3、P1、P2、P3、Q1、Q2、Q3： 因子
T1、T2、T3： 点
600： 系统
602： 处理器
604： 存储介质
606： 指令
607： 集成电路设计布图
608： 设计规则检查表
609： 总线
610： 输入/输出接口
612： 网络接口
614： 网络
642： 用户接口
700： 系统
720： 设计工厂
730： 掩模工厂
750： 集成电路制造厂
760： 集成电路装置
732： 数据准备
744： 掩模制作
745： 掩模
752： 晶圆制造
753： 晶圆
Claims (1)
1.一种调整集成电路设计布图的方法，其特征在于，包含：
于一第一技术节点，接收一第一集成电路的一第一集成电路设计布图，其中该第一集成电路设计布图包含：
多个第一栅极布图图案沿一第一方向相互分隔；
多个第一互连布图图案连接该多个第一栅极布图图案；
至少一可缩小区域；以及
至少一不可缩小区域；
依据一组设计规则，从该多个第一栅极布图图案取得多个第二栅极布图图案，该组设计规则与一第二技术节点有关，该第二技术节点与该第一技术节点不同；
基于该多个第一栅极布图图案与该多个第二栅极布图图案，决定该第一集成电路设计布图在该第一方向上的多个变化因子，其中该多个变化因子中的每个变化因子对应至该至少一可缩小区域与该至少一不可缩小区域中的一个；以及
沿该第一方向，使用该多个变化因子，调整该多个第一互连布图图案以决定多个第二互连布图图案，其中该多个第二互连布图图案连接至该多个第二栅极布图图案。
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