CN110854114A - 静电保护电路及阵列基板 - Google Patents

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Abstract

本发明实施例提供一种静电保护电路及阵列基板，该电路包括：第一晶体管、第二晶体管和第三晶体管；所述第一晶体管的栅端和源端均与第一信号线连接，漏端与所述第二晶体管的栅端和源端均连接；所述第二晶体管的漏端与第二信号线连接；所述第一信号线和所述第二信号线为相邻信号线；所述第三晶体管的源端和栅端均与所述第一晶体管的漏端连接，漏端与短路环线连接。通过第一晶体管和第三晶体管构成的两级器件向短路环线放电，以及第一晶体管和第二晶体管构成的两级器件向相邻信号线放电，能够提高耐压性，并且通过分别向相邻信号线和向短路环线，实现了两路同时放电，能够提高放电速度，从而提高静电防护的有效性。

Description

静电保护电路及阵列基板
技术领域
本发明实施例涉及集成电路技术领域，尤其涉及一种静电保护电路及阵列基板。
背景技术
金属氧化物半导体IGZO相对于非晶硅半导体具较高的载流子迁移率μe以及较低的关态电流Ioff与较短的响应时间T，基于金属氧化物半导体的优势，金属氧化物半导体在薄膜晶体管液晶显示面板(Thin film transistor liquid crystal display，TFT-LCD)中的应用越来越广泛。然而，金属氧化物半导体薄膜晶体管(TFT)的特性极易发生半导体失效金属化短路的问题，大尺寸面板面内较多设置TFT晶体管易受大电荷的残留发生静电击穿或金属化短路，从而引发显示面板的点线不良；同理，对于面板内的数据线和扫描线，由于长时间传输电信号也极易引发电荷的残留从而引起走线烧伤，或上下金属之间的击穿短路；因此，对于使用金属氧化物半导体的TFT-LCD面板来说，做好面板内TFT晶体管走线间的静电防护工作是尤为重要的。
现有技术中，氧化物半导体面板中的数据线和扫描线通常采用串联双向环形静电防护；即相邻的两根并列信号线之间通过单级串联双向TFT实现环形静电防护。
然而，上述静电防护电路的耐压特性偏低，大电流电荷容易引起TFT晶体管防护失效。
发明内容
本发明实施例提供一种静电保护电路及阵列基板，以提高静电保护电路的耐压性，解决大电流电荷容易引起TFT晶体管防护失效的问题。
第一方面，本发明实施例提供一种静电保护电路，包括：包括：第一晶体管、第二晶体管和第三晶体管；
所述第一晶体管的栅端和源端均与第一信号线连接，漏端与所述第二晶体管的栅端和源端均连接；
所述第二晶体管的漏端与第二信号线连接；所述第一信号线和所述第二信号线为相邻信号线；
所述第三晶体管的源端和栅端均与所述第一晶体管的漏端连接，漏端与短路环线连接。
在一种可能的设计中，所述电路，还包括：第四晶体管；
所述第四晶体管的栅端和源端均与所述第一信号线连接，漏端与所述第一晶体管的漏端连接。
在一种可能的设计中，所述电路还包括所述第一信号线的延伸线，所述第四晶体管的栅端和源端均与所述第一信号线连接，包括：
所述第四晶体管的栅端和源端均通过所述第一信号线的延伸线与所述第一信号连接。
在一种可能的设计中，所述电路，还包括：第五晶体管和第六晶体管；
所述第五晶体管的栅端和源端均与所述第一信号线连接，漏端与所述第六晶体管的栅端连接；
所述第六晶体管的源端与所述第一信号线连接，漏端与所述短路环线连接。
在一种可能的设计中，所述电路还包括所述第一信号线的延伸线，所述第五晶体管的栅端和源端均与所述第一信号线连接，包括：
所述第五晶体管的栅端和源端均通过所述第一信号线的延伸线与所述第一信号线连接；
所述第六晶体管的源端与所述第一信号线连接，包括：
所述第六晶体管的源端通过所述第一信号线的延伸线与所述第一信号线连接。
在一种可能的设计中，所述电路还包括第二信号线的延伸线，所述第二晶体管的漏端与第二信号线连接，包括：
所述第二晶体管的漏端通过所述第二信号线的延伸线与所述第二信号线连接。
在一种可能的设计中，所述第一信号线为扫描线或数据线。
在一种可能的设计中，所述短路环线与公共存储线连接。
在一种可能的设计中，所述短路环线的材料为氧化铟锡ITO透明材料。
在一种可能的设计中，所述第一晶体管、第二晶体管和第三晶体管的宽长比均为20:5～60:15。
第二方面，本发明实施例提供一种阵列基板，包括：数据线、扫描线、短路环线以及如第一方面所述的静电保护电路。
在一种可能的设计中，针对每条数据线，所述数据线的输入端通过第一静电保护电路与所述短路环线连接，结束端通过第二静电保护电路与所述短路环线连接；
针对每条扫描线，所述扫描线的输入端通过第三静电保护电路与所述短路环路连接，结束端通过第四静电保护电路与所述短路环线连接。
本实施例提供的静电保护电路及阵列基板，该静电保护电路包括：第一晶体管、第二晶体管和第三晶体管；所述第一晶体管的栅端和源端均与第一信号线连接，漏端与所述第二晶体管的栅端和源端均连接；所述第二晶体管的漏端与第二信号线连接；所述第一信号线和所述第二信号线为相邻信号线；所述第三晶体管的源端和栅端均与所述第一晶体管的漏端连接，漏端与短路环线连接。通过第一晶体管和第三晶体管构成的两级器件向短路环线放电，以及第一晶体管和第二晶体管构成的两级器件向相邻信号线放电，能够提高耐压性，并且通过分别向相邻信号线和向短路环线，实现了两路同时放电，能够提高放电速度，从而提高静电保护电路的耐压性，解决大电流电荷容易引起TFT晶体管防护失效的问题。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1a为现有技术中的静电保护电路的电路示意图；
图1b为现有技术中的静电保护电路的器件位置及信号走向示意图；
图2为本发明一实施例提供的静电保护电路的电路示意图；
图3为本发明又一实施例提供的静电保护电路的器件位置及信号走向示意图；
图4为本发明又一实施例提供的静电保护电路的电路示意图；
图5为本发明又一实施例提供的静电保护电路的电路示意图；
图6为本发明又一实施例提供的静电保护电路的电路示意图；
图7为本发明又一实施例提供的阵列基板的静电保护电路的整体分布示意图。
附图标记：
A：第一晶体管；
B：第二晶体管；
C：第三晶体管；
A'：第四晶体管；
D：第五晶体管；
E：第六晶体管；
Sn：第一信号线；
Sn+1：第二信号线；
Sn-1：第三信号线；
Sn'：第一信号线的延伸线；
Sn+1'：第二信号线的延伸线；
71：有效显示区域；
72：静电保护电路；
73：短路环线；
74：公共存储线；
75：数据线；
76：扫描线。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
图1a为现有技术中的静电保护电路的电路示意图，图1b为现有技术中的静电保护电路的器件位置及信号走向示意图。如图1a所示，与数据线Sn连接的静电保护电路包括：串联连接的两个晶体管M1和M1'、以及串联连接的两个晶体管M2和M2'，即在并列的两根数据线Sn与Sn+1之间通过单级串联双向TFT晶体管环形ESD防护。
在具体实现过程中，如图1b所示，当Sn数据线产生大量电荷时，此时M1'和M2的TFT晶体管开启，电荷被分别引入Sn-1与Sn+1数据线中，依次类推，通过设置在其他数据线之间的TFT晶体管继续传输，例如依次向Sn-1数据线左边的Sn-2、Sn-3、Sn-4等数据线的方向传输，以及依次向与Sn+1数据线右边的Sn+2、Sn+2、Sn+3等数据线的方向传输，实现引流消散电荷的目的，由于M1、M1'、M2和M2'TFT晶体管打开后，电荷可以双向传输，在Sn-1与Sn+1信号线得到电荷时，会开启M1和M2'TFT晶体管对数据线Sn进行反向充电。从而降低了静电防护的有效性，另外，相邻数据线中采用单级TFT晶体管时，受工艺影响，TFT晶体管容易造成漏电流增大，失去静电保护作用造成相邻数据线的短路。并且当下静电装置中金属氧化物TFT晶体管的耐压范围仅为60V～80V之间，远远低于非晶硅a-Si半导体TFT晶体管，大电流电荷容易引起金属氧化物TFT晶体管防护失效。基于此，本发明实施例提供一种静电保护电路，以提高静电保护电路的耐压性，解决大电流电荷容易引起TFT晶体管防护失效的问题提高静电保护的有效性。
下面以具体地实施例对本发明的技术方案进行详细说明。下面这几个具体的实施例可以相互结合，对于相同或相似的概念或过程可能在某些实施例不再赘述。
图2为本发明一实施例提供的静电保护电路72的电路示意图。如图2所示，该静电包括：第一晶体管A、第二晶体管B和第三晶体管C。
所述第一晶体管A的栅端和源端均与第一信号线Sn连接，漏端与所述第二晶体管B的栅端和源端均连接。
所述第二晶体管B的漏端与第二信号线Sn+1连接；所述第一信号线Sn和所述第二信号线Sn+1为相邻信号线。
所述第三晶体管C的源端和栅端均与所述第一晶体管A的漏端连接，漏端与短路环线73连接。
本实施例中的各晶体管为薄膜晶体管，可以设置在阵列基板的GOA驱动电路区域或显示电路区域。
可选地，第一晶体管A、第二晶体管B和第三晶体管C的宽长比W/L可以选用20:5～60:15之间的任意比值，降低了静电防护器件的宽长比，减小了防护器件因工艺影响造成的失效风险，并且能够在保证静电防护效果的前提下减小防护器件的占用面积。可选地，宽长比可以选用20:8，以达到更好的耐压效果。
可选地，所述第一信号线Sn和所述第二信号均为相邻的扫描线76或相邻的数据线75。
可选地，所述短路环线73可以与公共存储线74连接，用于将信号线上的多余电荷释放至公共存储线74上。
可选地，所述短路环线73可以采用导电玻璃氧化铟锡ITO作为走线，以提高透过率。
本实施例中，相对于原有的在相邻信号线之间设置两个器件的静电防护设计，本静电防护设计中器件数为3个，但是可以在保护静电防护效果的前提下调节晶体管的宽长比，以实现在不改变原有的阵列基板面内及外围信号传输走线的基础上，在原有信号线静电防护区域内设置本实施例提供的静电保护电路72，实现不用增大静电电路所占版图面积以及不改变原有信号线间距的情况下提高静电保护电路的耐压性和防护有效性的目的。
图3为图2所示实施例提供的静电保护电路72的器件位置及信号走向示意图；结合图3，在具体实现过程中，当第一信号线SnSnSn上产生大量电荷时，第一晶体管A开启，第一信号线Sn上的电荷通过两路进行释放，第一路释放至第三晶体管C的栅端和源端，第三晶体管C导通，进而电荷释放至短路环线73，短路环线73可以与公共存储线74连接，从而第一信号线Sn产生的大量电荷通过第一路释放到了公共存储线74上；第二路，释放至第二晶体管B的栅端和源端，第二晶体管B导通，进而电荷释放至相邻的第二信号线Sn+1上。
本实施例提供的静电保护电路72，包括：第一晶体管A、第二晶体管B和第三晶体管C；所述第一晶体管A的栅端和源端均与第一信号线Sn连接，漏端与所述第二晶体管B的栅端和源端均连接；所述第二晶体管B的漏端与第二信号线Sn+1连接；所述第一信号线Sn和所述第二信号线Sn+1为相邻信号线；所述第三晶体管C的源端和栅端均与所述第一晶体管A的漏端连接，漏端与短路环线73连接。通过第一晶体管A和第三晶体管C构成的两级器件向短路环线73放电，以及第一晶体管A和第二晶体管B构成的两级器件向相邻信号线放电，能够提高耐压性，并且通过分别向相邻信号线和向短路环线73，实现了两路同时放电，能够提高放电速度，从而提高静电防护的有效性。
图4为本发明又一实施例提供的静电保护电路72的电路示意图。在图2所示的实施例的基础上，本实施例中为了实现分流，增加了第四晶体管A'。如图4所示，该静电保护电路72，包括：第一晶体管A、第二晶体管B和第三晶体管C。
所述第一晶体管A的栅端和源端均与第一信号线Sn连接，漏端与所述第二晶体管B的栅端和源端均连接。
所述第二晶体管B的漏端与第二信号线Sn+1连接；所述第一信号线Sn和所述第二信号线Sn+1为相邻信号线。
所述第三晶体管C的源端和栅端均与所述第一晶体管A的漏端连接，漏端与短路环线73连接。
所述静电保护电路72还包括：第四晶体管A'。
所述第四晶体管A'的栅端和源端均与所述第一信号线Sn连接，漏端与所述第一晶体管A的漏端连接。
结合图4，可选地，所述电路还包括所述第一信号线的延伸线Sn'，所述第四晶体管A'的栅端和源端均与所述第一信号线Sn连接，包括：
所述第四晶体管A'的栅端和源端均通过所述第一信号线的延伸线Sn'与所述第一信号连接。
在一种可能的设计中，所述第一信号线的延伸线Sn'可以采用与第一信号线相同的材质和尺寸，以实现在大电流时静电电荷以相同速率沿Sn和Sn'传输，使Sn和Sn'分别连接的器件接收等同强度的电流，使器件不易损坏，且放电速率较稳定。
在另一种可能的设计中，所述第一信号线的延伸线Sn'可以采用ITO透明材料，并通过转接孔，将该ITO透明材料设置在第一信号线所在的金属膜层的上面，以不影响金属膜层的信号线(例如，扫描线或数据线)的信号传输，节省面积，降低成本。
本实施例中的静电保护电路72，通过采用两级或以上TFT器件，能够提高耐压性能，不易烧毁。具体的，相对于单级TFT器件耐压为40～80V之间，现采用两级或以上TFT器件，耐压性能会提升一倍。
在具体实现过程中，当第一信号线Sn上产生大量电荷时，第一信号线的延伸线Sn'上也会积累大量电荷，因此第一晶体管A和第四晶体管A'均开启，第一信号线Sn上的电荷通过第一晶体管A和第四晶体管A'分流释放至第三晶体管C的栅端和第二晶体管B的栅端，接下来，电荷再通过两路进行释放，第一路释放至第三晶体管C的栅端和源端，第三晶体管C导通，进而电荷释放至短路环线73，短路环线73通过静电保护电路72与公共存储线74连接，从而第一信号线Sn产生的大量电荷通过第一路释放到了公共存储线74上；第二路，释放至第二晶体管B的栅端和源端，第二晶体管B导通，进而电荷释放至相邻的第二信号线Sn+1上。
本实施例提供的静电保护电路72，通过第一晶体管A和第三晶体管C构成的两级器件向短路环线73放电，以及第一晶体管A和第二晶体管B构成的两级器件向相邻信号线放电，能够提高耐压性，并且通过分别向相邻信号线和向短路环线73，实现了两路同时放电，能够提高放电速度，从而提高静电防护的有效性。另外通过增加第四晶体管A'，使得第一信号线Sn上的电荷一部分通过第一晶体管A释放至第三晶体管C的栅端和第二晶体管B的栅端，另一部分通过第一信号的延伸线以及第四晶体管A'释放至第三金踢馆的栅端和第二晶体管B的栅端。也即，通过在第一信号线Sn增加延伸线，并在引出的延伸线上设置与第一晶体管A并行的第四晶体管A'，达到了分流以及快速引出电荷的目的。
图5为本发明又一实施例提供的静电保护电路72的电路示意图。在上述实施例的基础上，例如在图2所示的实施例的基础上，本实施例为了防止静电保护的误开启，增加了第五晶体管D和第六晶体管E。如图5所示，该静电保护电路72，包括第一晶体管A、第二晶体管B和第三晶体管C。
所述第一晶体管A的栅端和源端均与第一信号线Sn连接，漏端与所述第二晶体管B的栅端和源端均连接。
所述第二晶体管B的漏端与第二信号线Sn+1连接；所述第一信号线Sn和所述第二信号线Sn+1为相邻信号线。
所述第三晶体管C的源端和栅端均与所述第一晶体管A的漏端连接，漏端与短路环线73连接。
所述静电保护电路72，还包括：第五晶体管D和第六晶体管E；
所述第五晶体管D的栅端和源端均与所述第一信号线Sn连接，漏端与所述第六晶体管E的栅端连接；
所述第六晶体管E的源端与所述第一信号线Sn连接，漏端与所述短路环线73连接。
结合图5，可选地，所述电路还包括所述第一信号线的延伸线Sn'，所述第五晶体管D的栅端和源端均与所述第一信号线Sn连接，包括：
所述第五晶体管D的栅端和源端均通过所述第一信号线的延伸线Sn'与所述第一信号线Sn连接；
所述第六晶体管E的源端与所述第一信号线Sn连接，包括：
所述第六晶体管E的源端通过所述第一信号线的延伸线Sn'与所述第一信号线Sn连接。
结合图5，可选地，所述电路还包括第二信号线的延伸线Sn+1'，所述第二晶体管B的漏端与第二信号线Sn+1连接，包括：
所述第二晶体管B的漏端通过所述第二信号线的延伸线Sn+1'与所述第二信号线Sn+1连接。
在具体实现过程中，当第一信号线Sn上产生大量电荷时，第一信号线的延伸线Sn'上也会积累大量电荷，因此第一晶体管A和第五晶体管D均开启，第一信号线Sn上的电荷一方面由于第五晶体管D的导通，使得第一信号线的延伸线Sn'上积累的电荷释放至第六晶体管E的栅端，进而第六晶体管E开启，使得第一信号线Sn的电荷通过第一信号线的延伸线Sn'和第六晶体管E释放至短路环线73。另一方面通过第一晶体管A释放至第三晶体管C的栅端和第二晶体管B的栅端，释放到第三晶体管C栅端和第二晶体管B的栅端的电荷再通过两路进行释放，第一路释放至第三晶体管C的栅端和源端，第三晶体管C导通，进而电荷释放至短路环线73，短路环线73通过静电保护电路72与公共存储线74连接，从而第一信号线Sn产生的大量电荷通过第一路释放到了公共存储线74上；第二路，释放至第二晶体管B的栅端和源端，第二晶体管B导通，进而电荷释放至相邻的第二信号线Sn+1上。
本实施例提供的静电保护电路72，通过第一晶体管A和第三晶体管C构成的两级器件向短路环线73放电，以及第一晶体管A和第二晶体管B构成的两级器件向相邻信号线放电，能够提高耐压性，并且通过分别向相邻信号线和向短路环线73，实现了两路同时放电，能够提高放电速度，从而提高静电防护的有效性。另外通过增加第一信号线的延伸线Sn'、第五晶体管D和第六晶体管E，能够将第一信号线Sn上的电荷进行分流，防止第一晶体管A过开启或漏电流过大，该设计符合氧化物半导体器件过敏感特性(迁移率较高5-6)。并且，第一信号线Sn在正常开启传输信号时，能够避免第一信号线Sn的正常工作电流释放到短路环线73上，通过设置第五器件降低了第六器件的误开启风险。
可以理解，如图5所示，第一信号线Sn上积累的电荷可以通过第二晶体管B释放至相邻的第二信号线Sn+1或第二信号线的延伸线Sn+1'上。由于当第一信号线Sn为高电平时，与第一信号线Sn左右相邻的信号线均为低电平，因此，第一信号线Sn的电荷可以向右释放至第二信号线Sn+1，在依次向右释放至第二信号线Sn+1右侧的相邻信号线，即进行从左向右的电荷释放。第一信号线Sn的电荷还可以向左释放至第三信号线Sn-1，进而第三信号线Sn-1上的电荷释放至第三信号线Sn-1左侧的相邻信号线上，即进行从右向左的电荷释放。
图6为本发明又一实施例提供的静电保护电路72的电路示意图，如图6所示，该静电保护电路72，包括第一晶体管A、第二晶体管B、第三晶体管C、第五晶体管D和第六晶体管E。
所述第一晶体管A的栅端和源端均与第一信号线的延伸线Sn'连接，漏端与所述第二晶体管B的栅端和源端均连接。
所述第二晶体管B的漏端与第三信号线Sn-1连接；所述第一信号线Sn和所述第三信号线Sn-1为相邻信号线。
所述第三晶体管C的源端和栅端均与所述第一晶体管A的漏端连接，漏端与短路环线73连接。
所述第五晶体管D的栅端和源端均与所述第一信号线Sn连接，漏端与所述第六晶体管E的栅端连接；
所述第六晶体管E的源端与所述第一信号线Sn连接，漏端与所述短路环线73连接。
本实施例提供的静电保护电路72，通过第一晶体管A和第三晶体管C构成的两级器件向短路环线73放电，以及第一晶体管A和第二晶体管B构成的两级器件向相邻信号线放电，能够提高耐压性，并且通过分别向相邻信号线和向短路环线73，实现了两路同时放电，能够提高放电速度，从而提高静电防护的有效性。另外通过增加第一信号线的延伸线Sn'、第五晶体管D和第六晶体管E，能够将第一信号线Sn上的电荷进行分流，防止第一晶体管A过开启或漏电流过大，该设计符合氧化物半导体器件过敏感特性(迁移率较高5-6)。并且，第一信号线Sn在正常开启传输信号时，能够避免第一信号线Sn的正常工作电流释放到短路环线73上，通过设置第五器件降低了第六器件的误开启风险。
图7为本发明又一实施例提供的阵列基板的静电保护电路72的整体分布示意图。如图7所示，该阵列基板包括：数据线75、扫描线76、短路环线73以及上述实施例提供的所述的静电保护电路72。
本实施例中，短路环线73设置在阵列基板的有效显示区域71的外围四周，各数据线75和各扫描线76均通过静电保护电路72与短路环线73连接。短路环线73通过静电保护电路72与公共存储线74连接。具体工作过程中，数据线75和扫描线76上积累的多余电荷会通过静电电路释放至短路环线73，进而释放至公共存储线74上。
结合图7，可选地，该阵列基板中，针对每条数据线75，所述数据线75的输入端通过第一静电保护电路72与所述短路环线73连接，结束端通过第二静电保护电路72与所述短路环线73连接。
针对每条扫描线76，所述扫描线76的输入端通过第三静电保护电路72与所述短路环路连接，结束端通过第四静电保护电路72与所述短路环线73连接。
通过在数据线75和扫描线76的两端均设置静电保护电路72，能够增强静电防护的有效性，有利于应用于窄边框设计。
本实施例提供的阵列基板，外围设计及制作工艺简单，基本不改变原有的面内及外围走线设计及空间，只是在原有的ESD防护位置对器件的数量与位置进行了改进。本实施例采用面板四边防护，同时在面板信号输入端以及结束端设置静电保护电路72，能够达到有效静电防护，降低短路风险的目的。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (12)

1.一种静电保护电路，其特征在于，包括：第一晶体管、第二晶体管和第三晶体管；
所述第一晶体管的栅端和源端均与第一信号线连接，漏端与所述第二晶体管的栅端和源端均连接；
所述第二晶体管的漏端与第二信号线连接；所述第一信号线和所述第二信号线为相邻信号线；
所述第三晶体管的源端和栅端均与所述第一晶体管的漏端连接，漏端与短路环线连接。
2.根据权利要求1所述的静电保护电路，其特征在于，所述电路，还包括：第四晶体管；
所述第四晶体管的栅端和源端均与所述第一信号线连接，漏端与所述第一晶体管的漏端连接。
3.根据权利要求2所述的静电保护电路，其特征在于，所述电路还包括所述第一信号线的延伸线，所述第四晶体管的栅端和源端均与所述第一信号线连接，包括：
所述第四晶体管的栅端和源端均通过所述第一信号线的延伸线与所述第一信号连接。
4.根据权利要求1所述的静电保护电路，其特征在于，所述电路，还包括：第五晶体管和第六晶体管；
所述第五晶体管的栅端和源端均与所述第一信号线连接，漏端与所述第六晶体管的栅端连接；
所述第六晶体管的源端与所述第一信号线连接，漏端与所述短路环线连接。
5.根据权利要求4所述的静电保护电路，其特征在于，所述电路还包括所述第一信号线的延伸线，所述第五晶体管的栅端和源端均与所述第一信号线连接，包括：
所述第五晶体管的栅端和源端均通过所述第一信号线的延伸线与所述第一信号线连接；
所述第六晶体管的源端与所述第一信号线连接，包括：
所述第六晶体管的源端通过所述第一信号线的延伸线与所述第一信号线连接。
6.根据权利要求5所述的静电保护电路，其特征在于，所述电路还包括第二信号线的延伸线，所述第二晶体管的漏端与第二信号线连接，包括：
所述第二晶体管的漏端通过所述第二信号线的延伸线与所述第二信号线连接。
7.根据权利要求1至6任一项所述的静电保护电路，其特征在于，所述第一信号线为扫描线或数据线。
8.根据权利要求1至6任一项所述的静电保护电路，其特征在于，所述短路环线与公共存储线连接。
9.根据权利要求1至6任一项所述的静电保护电路，其特征在于，所述短路环线的材料为氧化铟锡ITO透明材料。
10.根据权利要求1至6任一项所述的静电保护电路，其特征在于，所述第一晶体管、第二晶体管和第三晶体管的宽长比均为20:5～60:15。
11.一种阵列基板，其特征在于，包括：数据线、扫描线、短路环线以及如权利要求1-10所述的静电保护电路。
12.根据权利要求11所述的阵列基板，其特征在于，
针对每条数据线，所述数据线的输入端通过第一静电保护电路与所述短路环线连接，结束端通过第二静电保护电路与所述短路环线连接；
针对每条扫描线，所述扫描线的输入端通过第三静电保护电路与所述短路环路连接，结束端通过第四静电保护电路与所述短路环线连接。
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