CN110854074A - 改善2d-nand侧墙倾斜的方法 - Google Patents

改善2d-nand侧墙倾斜的方法 Download PDF

Info

Publication number
CN110854074A
CN110854074A CN201911183942.7A CN201911183942A CN110854074A CN 110854074 A CN110854074 A CN 110854074A CN 201911183942 A CN201911183942 A CN 201911183942A CN 110854074 A CN110854074 A CN 110854074A
Authority
CN
China
Prior art keywords
layer
silicon
improving
nand
nitrogen
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201911183942.7A
Other languages
English (en)
Other versions
CN110854074B (zh
Inventor
王平
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Huali Microelectronics Corp
Original Assignee
Shanghai Huali Microelectronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Huali Microelectronics Corp filed Critical Shanghai Huali Microelectronics Corp
Priority to CN201911183942.7A priority Critical patent/CN110854074B/zh
Publication of CN110854074A publication Critical patent/CN110854074A/zh
Application granted granted Critical
Publication of CN110854074B publication Critical patent/CN110854074B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823468—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

本发明提供了一种改善2D‑NAND侧墙倾斜的方法，包括：提供半导体器件；在所述半导体器件上依次形成氮化钛、氮氧化硅和掺氮碳化硅膜层；进行退火工艺；在所述掺氮碳化硅膜层上依次形成氧化物层、第一硅层、有机介电层和硅抗反射涂层；刻蚀所述硅抗反射涂层、有机介电层、第一硅层和氧化物层形成核心层；在所述核心层上生长一层第二硅层，刻蚀所述第二硅层打开所述核心层的顶部；继续刻蚀，去除核心层的氧化物层形成侧墙。在本发明提供的改善2D‑NAND侧墙倾斜的方法中，在掺氮碳化硅膜层形成之后进行了退火工艺，提前释放了掺氮碳化硅膜层的应力，避免掺氮碳化硅膜层刻蚀之后掺氮碳化硅膜层发生起伏，从而改善了后续形成的侧墙的倾斜度。

Description

改善2D-NAND侧墙倾斜的方法
技术领域
本发明涉及半导体技术领域，尤其是涉及一种改善2D-NAND侧墙倾斜的方法。
背景技术
现有技术的19纳米闪存的后段图形处理工艺中，在M2 SPACER刻蚀之后进行核心去除后，形成的侧墙向内侧倾斜，影响了后续铜阻挡/种子层的形成，以及电镀填充的工艺窗口，对后续工艺造成很大的困扰和挑战。切片显示，下方掺氮碳化硅膜层发生了起伏，从而导致侧墙倾斜。
发明内容
本发明的目的在于提供一种改善2D-NAND侧墙倾斜的方法，使得形成的侧墙不会倾斜。
为了达到上述目的，本发明提供了一种改善2D-NAND侧墙倾斜的方法，包括：
提供半导体器件；
在所述半导体器件上依次形成氮化钛、氮氧化硅和掺氮碳化硅膜层；
进行退火工艺；
在所述掺氮碳化硅膜层上依次形成氧化物层、第一硅层、有机介电层和硅抗反射涂层；
刻蚀所述硅抗反射涂层、有机介电层、第一硅层和氧化物层形成核心层；
在所述核心层上生长一层第二硅层，刻蚀所述第二硅层打开所述核心层的顶部；
继续刻蚀，去除所述核心层的氧化物层形成侧墙。
可选的，在所述的改善2D-NAND侧墙倾斜的方法中，所述氧化物层的材料为二氧化硅。
可选的，在所述的改善2D-NAND侧墙倾斜的方法中，所述所述核心层的数量为一个。
可选的，在所述的改善2D-NAND侧墙倾斜的方法中，所述核心层为氧化物层。
可选的，在所述的改善2D-NAND侧墙倾斜的方法中，所述剩余的掺氮碳化硅膜层还位于所述氮氧化硅层上。
可选的，在所述的改善2D-NAND侧墙倾斜的方法中，所述退火工艺的温度与所述第一硅层沉积的温度相同。
可选的，在所述的改善2D-NAND侧墙倾斜的方法中，所述退火工艺的温度为520℃～540℃。
可选的，在所述的改善2D-NAND侧墙倾斜的方法中，所述退火工艺的时间为3580秒～3620秒。
可选的，在所述的改善2D-NAND侧墙倾斜的方法中，所述第一硅层和所述第二硅层的材料均为无定型硅。
可选的，在所述的改善2D-NAND侧墙倾斜的方法中，所述刻蚀均为干法刻蚀。
在本发明提供的改善2D-NAND侧墙倾斜的方法中，在掺氮碳化硅膜层形成之后进行了退火工艺，提前释放了掺氮碳化硅膜层的应力，避免掺氮碳化硅膜层刻蚀之后掺氮碳化硅膜层发生起伏，从而改善了后续形成的侧墙的倾斜度。
附图说明
图1是本发明实施例的改善2D-NAND侧墙倾斜的方法的流程图；
图2至图7是本发明实施例的改善2D-NAND侧墙倾斜的方法的剖面示意图；
图中：110-半导体器件、120-氮化钛、130-氮氧化硅、140-掺氮碳化硅膜层、150-氧化物层、160-第一硅层、170-有机介电层、180-硅抗反射涂层、190-核心层、200-第二硅层、210-侧壁。
具体实施方式
下面将结合示意图对本发明的具体实施方式进行更详细的描述。根据下列描述，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
在下文中，术语“第一”“第二”等用于在类似要素之间进行区分，且未必是用于描述特定次序或时间顺序。要理解，在适当情况下，如此使用的这些术语可替换。类似的，如果本文所述的方法包括一系列步骤，且本文所呈现的这些步骤的顺序并非必须是可执行这些步骤的唯一顺序，且一些所述的步骤可被省略和/或一些本文未描述的其他步骤可被添加到该方法。
发明人发现传统的后段工艺，在掺氮碳化硅膜层生长完成后，后续的工艺温度一般都在400℃或者以下。该工艺流程中，在掺氮碳化硅之后继续生长了530C的无定型硅，因为掺氮碳化硅的生长温度为350C，过高的温度使掺氮碳化硅膜层性质发生变化，去氢及致密化，应力、硬度和模量均发生了变化，使得刻蚀后的掺氮碳化硅膜层140发生了起伏。
参照图1，本发明提供了一种改善2D-NAND侧墙倾斜的方法，包括：
S11：提供半导体器件；
S12：在所述半导体器件上依次形成氮化钛、氮氧化硅和掺氮碳化硅膜层；
S13：进行退火工艺；
S14：在所述掺氮碳化硅膜层上依次形成氧化物层、第一硅层、有机介电层和硅抗反射涂层；
S15：刻蚀所述硅抗反射涂层、有机介电层、第一硅层和氧化物层形成核心层；
S16：在所述核心层上生长一层第二硅层，刻蚀所述第二硅层打开所述核心层的顶部；
S17：继续刻蚀，去除所述核心层的氧化物层形成侧墙。
参照图2，提供一半导体器件110，半导体器件110是进行了前端工艺的2D-NAND器件，在所述半导体器件110上依次形成一层氮化钛120、氮氧化硅130和掺氮碳化硅膜层140。
参照图3，之后，进行退火工艺，本发明实施例中，退火工艺的温度与所述第一硅层160沉积的温度相同。具体的，退火工艺的温度可以在520℃～540℃之间；退火工艺的时间可以在3580秒～3620秒之间。退后工艺可以提前释放掺氮碳化硅膜层140的应力，从而避免在刻蚀之后，掺氮碳化硅膜层140发生起伏。
参照图4，在所述掺氮碳化硅膜层140上依次形成氧化物层150、第一硅层160、有机介电层170和硅抗反射涂层180；刻蚀所述硅抗反射涂层180、有机介电层170、第一硅层160、部分氧化物层150和部分掺氮碳化硅膜层140形成核心层190。所述核心层190呈现柱体的形状，核心层190的数量为一个。一个产品只有一个核心层190，但是晶圆上可以制作多个产品，所以图中看起来有多个核心层。
参照图5，紧接着，在所述核心层190上形成第二硅层200，本实施例中，所述第一硅层160和所述第二硅层200的材料均为无定型硅。
参照图6，刻蚀第二层硅露出核心层190的顶端部分以及露出剩余的掺氮碳化硅膜层140表面。
参照图3至图7，紧接着，刻蚀去除剩余的氧化物层150，原来位于核心层190两侧的第二硅层200就形成了本发明实施例需要形成的侧墙。侧墙210的数量，多个所述核心层两侧的侧墙210对称。由于在掺氮碳化硅膜层140形成之后进行了退火工艺，提前释放了掺氮碳化硅膜层140的应力，避免掺氮碳化硅膜层140刻蚀之后掺氮碳化硅膜层140发生起伏，从而改善了后续形成的侧墙210的倾斜度。
综上，在本发明实施例提供的改善2D-NAND侧墙倾斜的方法中，在掺氮碳化硅膜层形成之后进行了退火工艺，提前释放了掺氮碳化硅膜层的应力，避免掺氮碳化硅膜层刻蚀之后掺氮碳化硅膜层发生起伏，从而改善了后续形成的侧墙的倾斜度。
上述仅为本发明的优选实施例而已，并不对本发明起到任何限制作用。任何所属技术领域的技术人员，在不脱离本发明的技术方案的范围内，对本发明揭露的技术方案和技术内容做任何形式的等同替换或修改等变动，均属未脱离本发明的技术方案的内容，仍属于本发明的保护范围之内。

Claims (10)

1.一种改善2D-NAND侧墙倾斜的方法，其特征在于，包括：
提供半导体器件；
在所述半导体器件上依次形成氮化钛、氮氧化硅和掺氮碳化硅膜层；
进行退火工艺；
在所述掺氮碳化硅膜层上依次形成氧化物层、第一硅层、有机介电层和硅抗反射涂层；
刻蚀所述硅抗反射涂层、有机介电层、第一硅层和氧化物层形成核心层；
在所述核心层上生长一层第二硅层，刻蚀所述第二硅层打开所述核心层的顶部；
继续刻蚀，去除所述核心层的氧化物层形成侧墙。
2.如权利要求1所述的改善2D-NAND侧墙倾斜的方法，其特征在于，所述氧化物层的材料为二氧化硅。
3.如权利要求1所述的改善2D-NAND侧墙倾斜的方法，其特征在于，所述核心层的数量为一个。
4.如权利要求3所述的改善2D-NAND侧墙倾斜的方法，其特征在于，所述核心层为氧化物层。
5.如权利要求4所述的改善2D-NAND侧墙倾斜的方法，其特征在于，所述剩余的掺氮碳化硅膜层还位于所述氮氧化硅层上。
6.如权利要求1所述的改善2D-NAND侧墙倾斜的方法，其特征在于，所述退火工艺的温度与所述第一硅层沉积的温度相同。
7.如权利要求6所述的改善2D-NAND侧墙倾斜的方法，其特征在于，所述退火工艺的温度为520℃～540℃。
8.如权利要求7所述的改善2D-NAND侧墙倾斜的方法，其特征在于，所述退火工艺的时间为3580秒～3620秒。
9.如权利要求1所述的改善2D-NAND侧墙倾斜的方法，其特征在于，所述第一硅层和所述第二硅层的材料均为无定型硅。
10.如权利要求1所述的改善2D-NAND侧墙倾斜的方法，其特征在于，所述刻蚀均为干法刻蚀。
CN201911183942.7A 2019-11-27 2019-11-27 改善2d-nand侧墙倾斜的方法 Active CN110854074B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201911183942.7A CN110854074B (zh) 2019-11-27 2019-11-27 改善2d-nand侧墙倾斜的方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201911183942.7A CN110854074B (zh) 2019-11-27 2019-11-27 改善2d-nand侧墙倾斜的方法

Publications (2)

Publication Number Publication Date
CN110854074A true CN110854074A (zh) 2020-02-28
CN110854074B CN110854074B (zh) 2023-08-25

Family

ID=69605213

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201911183942.7A Active CN110854074B (zh) 2019-11-27 2019-11-27 改善2d-nand侧墙倾斜的方法

Country Status (1)

Country Link
CN (1) CN110854074B (zh)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107464812A (zh) * 2016-05-18 2017-12-12 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
CN108574010A (zh) * 2017-03-08 2018-09-25 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US10312247B1 (en) * 2018-03-22 2019-06-04 Silicon Storage Technology, Inc. Two transistor FinFET-based split gate non-volatile floating gate flash memory and method of fabrication

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107464812A (zh) * 2016-05-18 2017-12-12 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
CN108574010A (zh) * 2017-03-08 2018-09-25 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US10312247B1 (en) * 2018-03-22 2019-06-04 Silicon Storage Technology, Inc. Two transistor FinFET-based split gate non-volatile floating gate flash memory and method of fabrication

Also Published As

Publication number Publication date
CN110854074B (zh) 2023-08-25

Similar Documents

Publication Publication Date Title
JP4009243B2 (ja) 半導体プロセス
US9257450B2 (en) Semiconductor device including groups of stacked nanowires and related methods
US20130140682A1 (en) Buried word line and method for forming buried word line in semiconductor device
US10141223B2 (en) Method of improving micro-loading effect when recess etching tungsten layer
CN110854074A (zh) 改善2d-nand侧墙倾斜的方法
CN115702476A (zh) 使用掺杂层的栅极界面工程
CN111162088B (zh) 含硅衬底中凹槽的制作方法、三维nand存储器及制作方法
US10872763B2 (en) Treatments to enhance material structures
CN107731750B (zh) 超高深宽比sono刻蚀工艺
US11295950B2 (en) Structure comprising single-crystal semiconductor islands and process for making such a structure
CN103035500B (zh) 沟槽栅的形成方法
US20050136588A1 (en) Method of forming isolation regions
US11696433B2 (en) 3D pitch multiplication
CN101859725B (zh) 一种通过改善浅沟槽绝缘结构的边缘形成晶片的方法
CN110678972A (zh) 降低字线电阻的方法
US9401310B2 (en) Method to form trench structure for replacement channel growth
CN109817637B (zh) 用于三维存储器元件的半导体结构及其制造方法
JP7397186B2 (ja) ＦｉｎＦＥＴ形成のためのキャップ酸化
US11456171B2 (en) Deep trench integration processes and devices
US20170162402A1 (en) Method of manufacturing a semiconductor structure
TWI854789B (zh) 用於形成半導體結構的處理系統及方法
US20210104401A1 (en) Novel method for gate interface engineering
US20170084466A1 (en) Method for exposing polysilicon gates
US8975185B2 (en) Forming charge trap separation in a flash memory semiconductor device
US10217761B1 (en) Semiconductor structure and manufacturing method thereof

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant