CN110795900B - 一种智能毛刺设计电路 - Google Patents

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Abstract

本发明提供一种智能毛刺设计电路。所述智能毛刺设计电路包括FPGA核心板，所述FPGA核心板连接有第一DA转换模块、第二DA转换模块、DA模块、快速开关和USB转串口模块，所述USB转串口模块连接有PC，所述第一DA转换模块连接有运算放大器和ARM处理器，所述运算放大器连接有第二加法器，所述第二加法器连接有第一加法器、电流放大器和可调稳压LDO，所述第一加法器和所述DA模块均与所述快速开关相连接，所述第一加法器连接有测试设备，所述测试设备与所述电流放大器相连接。本发明提供的智能毛刺设计电路具有可以产生任意毛刺信号，幅度可调，时间可控，精度高，信号稳定，无失真，可调节毛刺频率和相位的优点。

Description

一种智能毛刺设计电路
技术领域
本发明涉及灌溉技术领域，尤其涉及一种智能毛刺设计电路。
背景技术
毛刺攻击技术是一种通过向电源信号或外部提供的信号施加反常信号来入侵(hack)智能卡的攻击，使得智能卡不可预测地操作。例如，向用于驱动智能卡中的芯片的工作电压施加毛刺，以从电可擦除可编程只读存储器(EEPROM)窃取数据。因此，智能卡可以包括检测电压的突然增大或减小的毛刺检测器。
电压毛刺攻击是通过快速改变输入到芯片的电压，使得芯片里的某些晶体管受到影响，引起一个或多个触发器进入错误状态，从而导致处理器会跳过或实施错误的操作，使芯片内隐藏的信息随着产生的错误而泄露出来。毛刺攻击是注入缺陷攻击中的一种，其原理是通过快速改变输入到微控制器的信号，以影响它的正常运行。通过Glitch是叠加在电源上或时钟信号上，但Glitch也可以在外加的短暂电场或电磁脉冲。每个晶体管和与它相连的线路构成有时延特性的RC电路，处理器的最大可用时钟频率取决于该电路的最大延迟。同样的，每个触发器在接收输入电压和由此引起的输出电压之间有个特征时间窗口。每个窗口由给定的电压和温度来确定。如果用时钟毛刺或电源毛刺将会影响芯片里的某些晶体管，会导致一个或多个触发器进入错误状态，处理器会跳过或实施错误的操作。
现有技术一的技术方案：
如图1所示：组合逻辑电路中，同一信号经不同的路径传输后，到达电路中某一会合点的时间有先有后(每条途径的组合逻辑污染延时不同)，这种现象称为逻辑竞争。一般是两个输入信号同时向相反的逻辑电平跳变(一个从1变为0，另一个从0变为1。而竞争现象并不一定都会产生尖峰脉冲，例如二输入与门中产生尖峰脉冲的条件是0→1较1→0快，二输入或门反之)。而因竞争而产生的输出干扰脉冲的现象称为冒险。而由于竞争而在电路输出端可能产生尖峰脉冲的现象就称为竞争-冒险。
信号在器件内部通过连线和逻辑单元时，都有一定的延时。延时的大小与连线的长短和逻辑单元的数目有关，同时还受器件的制造工艺、工作电压、温度等条件的影响。信号的高低电平转换也需要一定的过渡时间。由于存在这两方面因素，多路信号的电平值发生变化时，在信号变化的瞬间，组合逻辑的输出有先后顺序，并不是同时变化，往往会出现一些不正确的尖峰信号，这些尖峰信号称为"毛刺"。如果一个组合逻辑电路中有"毛刺"出现，就说明该电路存在冒险。
采用ASIC技术，在任何一个门电路都具有一定的传输时间，当输入信号的状态突然改变时，输出信号不可能发生突变，需要滞后一段时间，这样在信号变换的过程中，由于两信号到达门电路的时间不同，因而将会在门电路输出端产生一个窄脉冲，这个窄脉冲将会时负载电路发生误动作。
利用组合逻辑中的竞争冒险原理产生毛刺，输入信号变化前后，输出的稳态值是一样的，但在输入信号变化瞬间，输出信号产生了毛刺，输出稳态值不同，产生不同的尖峰脉冲毛刺。
现有技术一的缺点：
采用计数器，产生毛刺，设计简单，具有信号带宽低，稳定性差。幅度不可调，由于逻辑产生的时序问题，采用门电路产生毛刺将导致输出的毛刺变沿变坏，时间不可控。
现有技术二的技术方案：
如图2所示：采用FPGA+乘法器技术，利用FPGA的IO输出高低电平产生毛刺信号，利用乘法器，将毛刺信号与参考电压相乘，得出结果，输入到加法器，叠加直流信号，从而产生带直流信号的可调的电压毛刺.
电源毛刺攻击平台采用FPGA为主控芯片,作为脉冲发生器，乘法器为模拟运算单元，能够在电源引脚上产生稳定的毛刺信号，满足接触式智能卡对电源毛刺测试的需求。此外，该平台还具有体积小，重量轻，可靠性高，使用寿命长等优点，可广泛应用于智能卡芯片、POS机芯片等领域的毛刺攻击测试。
时钟毛刺攻击是当CPU在正常运行时，FPGA的脉冲发生器产生任意幅度的几个纳秒毛刺信号叠加到输入时钟的某个周期或多个周期，导致CPU发生错误的操作。
在特定时刻，在正常的时钟信号上加多个毛刺，使芯片的时钟频率高于芯片运行的最高频率，超过芯片处理能力。由于芯片超频运行，将出现不稳定的状态，导致芯片出错。
在特定时刻，在正常的复位管脚加上负的毛刺，使芯片部分模块复位，或内部状态初始化，使芯片运行出现错误。
在特定时刻，在正常的输入输出管脚(高点平)加负向毛刺，干扰芯片输入输出模块，当芯片输入输出模块与内部逻辑区、存储区、总线未进行良好的隔离时，芯片将出现不可预期的错误。
用于在芯片执行加解密运算的过程中，在电源引脚在特定时间注入特定宽度的电压脉冲，使加解密运算出现错误，通过上位机软件监测错误密文，从而得到错误的运算结果，利用得到的错误通过一些特定的算法来从错误密文中获取正确的密钥。结果破解密钥。
现有技术二的缺点：
芯片发热严重，时间可控，调节幅度精度差，毛刺稳定性较差，波形失真，毛刺频率和相位不可调。
因此，有必要提供一种新的智能毛刺设计电路解决上述技术问题。
发明内容
本发明解决的技术问题是提供一种可以产生任意毛刺信号，幅度可调，时间可控，精度高，信号稳定，无失真，可调节毛刺频率和相位的智能毛刺设计电路。
为解决上述技术问题，本发明提供的智能毛刺设计电路包括：FPGA核心板，所述FPGA核心板连接有第一DA转换模块、第二DA转换模块、DA模块、快速开关和USB转串口模块，所述USB转串口模块连接有PC，所述第一DA转换模块连接有运算放大器和ARM处理器，所述运算放大器连接有第二加法器，所述第二加法器连接有第一加法器、电流放大器和可调稳压LDO，所述第一加法器和所述DA模块均与所述快速开关相连接，所述第一加法器连接有测试设备，所述测试设备与所述电流放大器相连接，所述可调稳压LDO与所述第二DA转换模块相连接，所述可调稳压LDO连接有开关电源，所述开关电源连接有DC/DC模块。
优选的，所述开关电源的输出电压为12V。
优选的，所述DC/DC模块的输出电压为+5V和-5V。
优选的，所述可调稳压LDO的输出电平为0～5V。
与相关技术相比较，本发明提供的智能毛刺设计电路具有如下有益效果：
本发明提供一种智能毛刺设计电路，通过FPGA产生高低电平信号，控制快速开关的使能端，控制DA转换器电压输出信号，输入到加法器，叠加直流电压，从而产生带直流电压的电压毛刺，能攻击各种不同的高速芯片，适用各种领域，应用范围广，可靠性高，与现有技术相比，工作点稳定，抗干扰能力强，检测方便快速，检测作业效率高，具有高增益，低失真，时间可控，精度高，幅度调节可控，具有广泛的应用前景。
附图说明
图1为本发明提供的智能毛刺设计电路的现有技术一的组合逻辑电路；
图2为本发明提供的智能毛刺设计电路的现有技术二的组合逻辑电路；
图3为本发明提供的智能毛刺设计电路的一种较佳实施例的组合逻辑电路。
具体实施方式
下面结合附图和实施方式对本发明作进一步说明。
图1为本发明提供的智能毛刺设计电路的现有技术一的组合逻辑电路；图2为本发明提供的智能毛刺设计电路的现有技术二的组合逻辑电路；图3为本发明提供的智能毛刺设计电路的一种较佳实施例的组合逻辑电路。智能毛刺设计电路包括：FPGA核心板，所述FPGA核心板连接有第一DA转换模块、第二DA转换模块、DA模块、快速开关和USB转串口模块，所述USB转串口模块连接有PC，所述第一DA转换模块连接有运算放大器和ARM处理器，所述运算放大器连接有第二加法器，所述第二加法器连接有第一加法器、电流放大器和可调稳压LDO，所述第一加法器和所述DA模块均与所述快速开关相连接，所述第一加法器连接有测试设备，所述测试设备与所述电流放大器相连接，所述可调稳压LDO与所述第二DA转换模块相连接，所述可调稳压LDO连接有开关电源，所述开关电源连接有DC/DC模块。
所述开关电源的输出电压为12V。
所述DC/DC模块的输出电压为+5V和-5V。
所述可调稳压LDO的输出电平为0～5V。
本发明提供的智能毛刺设计电路的工作原理如下：
当CPU在正常运行时，如果把芯片的电压从VCC变为0并维持几个纳秒，则处理器会跳过一些指令的执行并且在Glitch攻击后的几毫秒内恢复正常的执行，在EEPROM读写过程中，攻击者产生一个电压脉冲，从而使读出的密钥为固定值00.为了攻击得到n个字节的密钥，攻击者可以在芯片运行时产生n-1个电压脉冲，从而使从EEPROM中读出的密钥为0000…xx0000...00,使用这个错误的密钥对已知明文进行加密得到结果C，由于整个密钥中未知部分具有一个字节的xx,因此通过256次的暴力破解，可以获得xx的值，通过在不同的位置产生Glitch，攻击者可以安全获得整个n个字节的密钥。
采用FPGA脉冲发生器+DA信号转换，通过脉冲发生器产生电压毛刺，经过DA转换输出，输入到加法器，叠加直流电压，从而产生带直流电压的电压毛刺。
电源毛刺攻击平台采用ARM处理器为主控芯片，FPGA为窄脉冲发生单元，能够在电源引脚上产生稳定的毛刺信号，满足接触式智能卡对电源毛刺测试的需求。
时钟毛刺攻击是当CPU在正常运行时，FPGA的脉冲发生器产生任意幅度的几个纳秒毛刺信号叠加到输入时钟的某个周期或多个周期，导致CPU发生错误的操作。
在特定时刻，在正常的时钟信号上加多个毛刺，使芯片的时钟频率高于芯片运行的最高频率，超过芯片处理能力，由于芯片超频运行，将出现不稳定的状态，导致芯片出错。
在特定时刻，在正常的复位管脚加上负的毛刺，使芯片部分模块复位，或内部状态初始化，使芯片运行出现错误。
在特定时刻，在正常的输入输出管脚(高点平)加负向毛刺，干扰芯片输入输出模块，当芯片输入输出模块与内部逻辑区、存储区、总线未进行良好的隔离时，芯片将出现不可预期的错误。
用于在芯片执行加解密运算的过程中，在电源引脚在特定时间注入特定宽度的电压脉冲，使加解密运算出现错误，通过上位机软件监测错误密文，从而得到错误的运算结果，利用得到的错误通过一些特定的算法来从错误密文中获取正确的密钥。
此外，广泛应用于智能卡芯片、POS机芯片等领域的毛刺攻击测试。
与相关技术相比较，本发明提供的智能毛刺设计电路具有如下有益效果：
本发明提供一种智能毛刺设计电路，通过FPGA产生高低电平信号，控制快速开关的使能端，控制DA转换器电压输出信号，输入到加法器，叠加直流电压，从而产生带直流电压的电压毛刺，能攻击各种不同的高速芯片，适用各种领域，应用范围广，可靠性高，与现有技术相比，工作点稳定，抗干扰能力强，检测方便快速，检测作业效率高，具有高增益，低失真，时间可控，精度高，幅度调节可控，具有广泛的应用前景。
以上所述仅为本发明的实施例，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其它相关的技术领域，均同理包括在本发明的专利保护范围内。

Claims (4)

1.一种智能毛刺设计电路，其特征在于，包括：FPGA核心板，所述FPGA核心板连接有第一DA转换模块、第二DA转换模块、DA模块、快速开关和USB转串口模块，所述USB转串口模块连接有PC，所述第一DA转换模块连接有运算放大器和ARM处理器，所述运算放大器连接有第二加法器，所述第二加法器连接有第一加法器、电流放大器和可调稳压LDO，所述第一加法器和所述DA模块均与所述快速开关相连接，所述第一加法器连接有测试设备，所述测试设备与所述电流放大器相连接，所述可调稳压LDO与所述第二DA转换模块相连接，所述可调稳压LDO连接有开关电源，所述开关电源连接有DC/DC模块。
2.根据权利要求1所述的智能毛刺设计电路，其特征在于，所述开关电源的输出电压为12V。
3.根据权利要求1所述的智能毛刺设计电路，其特征在于，所述DC/DC模块的输出电压为+5V和-5V。
4.根据权利要求1所述的智能毛刺设计电路，其特征在于，所述可调稳压LDO的输出电平为0～5V。
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