CN110784199A - 集成电路、驱动电路及其操作方法 - Google Patents

集成电路、驱动电路及其操作方法 Download PDF

Info

Publication number
CN110784199A
CN110784199A CN201910696580.5A CN201910696580A CN110784199A CN 110784199 A CN110784199 A CN 110784199A CN 201910696580 A CN201910696580 A CN 201910696580A CN 110784199 A CN110784199 A CN 110784199A
Authority
CN
China
Prior art keywords
voltage level
signal
node
circuit
supply voltage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201910696580.5A
Other languages
English (en)
Other versions
CN110784199B (zh
Inventor
蔡铭宪
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US16/460,544 external-priority patent/US11201613B2/en
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN110784199A publication Critical patent/CN110784199A/zh
Application granted granted Critical
Publication of CN110784199B publication Critical patent/CN110784199B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
    • H03K17/082—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit
    • H03K17/0822—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit in field-effect transistor switches
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
    • H03K17/081—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit
    • H03K17/0812—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit by measures taken in the control circuit
    • H03K17/08122—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit by measures taken in the control circuit in field-effect transistor switches
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/04—Modifications for accelerating switching
    • H03K17/041—Modifications for accelerating switching without feedback from the output circuit to the control circuit
    • H03K17/04106—Modifications for accelerating switching without feedback from the output circuit to the control circuit in field-effect transistor switches
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
    • H02H3/00—Emergency protective circuit arrangements for automatic disconnection directly responsive to an undesired change from normal electric working condition with or without subsequent reconnection ; integrated protection
    • H02H3/26—Emergency protective circuit arrangements for automatic disconnection directly responsive to an undesired change from normal electric working condition with or without subsequent reconnection ; integrated protection responsive to difference between voltages or between currents; responsive to phase angle between voltages or between currents
    • H02H3/32—Emergency protective circuit arrangements for automatic disconnection directly responsive to an undesired change from normal electric working condition with or without subsequent reconnection ; integrated protection responsive to difference between voltages or between currents; responsive to phase angle between voltages or between currents involving comparison of the voltage or current values at corresponding points in different conductors of a single system, e.g. of currents in go and return conductors
    • H02H3/325—Emergency protective circuit arrangements for automatic disconnection directly responsive to an undesired change from normal electric working condition with or without subsequent reconnection ; integrated protection responsive to difference between voltages or between currents; responsive to phase angle between voltages or between currents involving comparison of the voltage or current values at corresponding points in different conductors of a single system, e.g. of currents in go and return conductors involving voltage comparison
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M1/00—Details of apparatus for conversion
    • H02M1/08—Circuits specially adapted for the generation of control voltages for semiconductor devices incorporated in static converters
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M1/00—Details of apparatus for conversion
    • H02M1/32—Means for protecting converters other than automatic disconnection
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K2217/00—Indexing scheme related to electronic switching or gating, i.e. not by contact-making or -breaking covered by H03K17/00
    • H03K2217/0081—Power supply means, e.g. to the switch driver

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Electronic Switches (AREA)
  • Logic Circuits (AREA)

Abstract

电路包括耦合到电源电压节点的保护电路，该电源电压节点被配置为具有电源电压电平，保护电路被配置为在电源电压电平等于或大于阈值电压电平时，生成具有第一逻辑电压电平的第一信号，并且在电源电压电平小于阈值电压电平时，生成具有第二逻辑电压电平的第一信号。栅极驱动器接收第一信号和第二信号，并且当第一信号具有第一逻辑电压电平时，基于第二信号输出第三信号，以及当第一信号具有第二逻辑电压电平时，输出具有第一或第二逻辑电压电平中预定的一个的第三信号。本发明的实施例还涉及集成电路、驱动电路及其操作方法。

Description

集成电路、驱动电路及其操作方法
技术领域
本发明的实施例涉及集成电路、驱动电路及其操作方法。
背景技术
在高压应用中，集成电路(IC)有时包括作为切换器件的基于宽带隙(WBG)半导体的场效应晶体管(FET)，例如氮化镓(GaN)，以有利于高切换速度、低导通电阻，以及高温操作容差。通常，基于硅(Si)的栅极驱动器用于驱动切换器件的栅极。
发明内容
本发明的实施例提供了一种驱动电路，包括：保护电路，耦合到电源电压节点，所述电源电压节点被配置为具有电源电压电平，所述保护电路被配置为在所述电源电压电平等于或大于阈值电压电平时，生成具有第一逻辑电压电平的第一信号，以及在所述电源电压电平小于所述阈值电压电平时，生成具有与所述第一逻辑电压电平不同的第二逻辑电压电平的所述第一信号；以及栅极驱动器，被配置为接收所述第一信号和所述第二信号，当所述第一信号具有所述第一逻辑电压电平时，基于所述第二信号输出第三信号，以及当所述第一信号具有第二逻辑电压电平时，输出具有所述第一逻辑电压电平或所述第二逻辑电压电平中预定的一个的所述第三信号。
本发明的另一实施例提供了一种集成电路(IC)，包括：保护电路，耦合到所述第一电源电压节点，所述保护电路被配置为检测所述第一电源电压节点上的第一电源电压电平；栅极驱动器，耦合到所述第一电源电压节点和所述保护电路；以及切换器件，耦合到所述栅极驱动器和第二电源电压节点，所述第二电源电压节点被配置为具有大于所述第一电源电压电平的第二电源电压电平，其中，所述保护电路和所述栅极驱动器被配置为：当所述第一电源电压电平等于或大于阈值电压电平时，基于所述栅极驱动器接收的输入信号来控制所述切换器件，以及当所述第一电源电压电平小于所述阈值电压电平时，截止所述切换器件。
本发明的又一实施例提供了一种操作驱动电路的方法，所述方法包括：在驱动电路处接收第一电源电压电平；响应于等于或大于阈值电压电平的所述第一电源电压电平而生成具有逻辑高电压电平的第一信号，并且响应于小于所述阈值电压电平的所述第一电源电压电平而生成具有逻辑低电压电平的所述第一信号；以及通过响应于具有所述逻辑高电压电平的所述第一信号跟踪输入信号并通过响应于具有所述逻辑低电压电平的所述第一信号生成预定电压电平来输出第二信号。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1是根据一些实施例的驱动电路的图。
图2A至图2E是根据一些实施例的分压器配置的图。
图3是根据一些实施例的检测电路的图。
图4是根据一些实施例的栅极驱动器的图。
图5是根据一些实施例的高压电路的图。
图6示出了根据一些实施例的驱动电路的IC平面图的非限制性实例。
图7示出了根据一些实施例的驱动电路操作参数。
图8是根据一些实施例的操作驱动电路的方法的流程图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
在各个实施例中，驱动电路基于n型高电子迁移率晶体管(HEMT)并且被配置为在正常切换操作期间使用电源来驱动高压(HV)器件。因此各个实施例能够使用基于NMOS的工艺制造，其中基于Si的器件与HV器件集成而不需要用于p型器件的额外掩模。
为了防止电源的可能导致不受控制的HV切换以及潜在的损坏或危险情况的欠压状况，驱动电路还被配置为在锁定模式下检测欠压状况并通过输出信号来响应以禁用HV器件的切换。由此通过使用能够比不基于n型HEMT的UVLO保护的电路更有效地制造的驱动电路向包括HV器件的电路提供欠压锁定(UVLO)保护。
图1是根据一些实施例的驱动电路100的图。在一些实施例中，驱动电路100是较大电路的组件，例如直流(DC)对DC电压转换器。
在图1所示的实施例中，驱动电路100包括保护电路110、信号生成器120、栅极驱动器130和HV电路140。保护电路110、信号生成器120和栅极驱动器130的每个耦合在电源节点VDDN和电源参考节点VSSN之间，并且HV电路140耦合在电源节点VDDHN和电源参考节点VSSN之间。
保护电路110包括耦合到电源节点VDDN的输入端子112、耦合到电源参考节点VSSN的输入端子114，以及耦合到栅极驱动器130的输入端子134的输出端子111；信号生成器120包括耦合到电源节点VDDN的输入端子122、耦合到电源参考节点VSSN的输入端子124，以及耦合到栅极驱动器130的输入端子136的输出端子121；除了输入端子134和136之外，栅极驱动器130还包括耦合到电源节点VDDN的输入端子132、耦合到电源参考节点VSSN的输入端子138，以及耦合至HV电路140的输入端子144的输出端子131；除了输入端子144之外，HV电路140还包括耦合到电源节点VDDHN的输入端子142和耦合到电源参考节点VSSN的输入端子146。
两个或多个电路元件被认为是基于包括一个或多个附加电路元件的直接电连接或电连接而耦合，并且因此能够被控制，例如通过晶体管或其他切换器件制成电阻或开路。
电源参考节点VSSN是被配置为承载具有电源参考电压电平VSS的电源参考电压的电路节点。在一些实施例中，电源参考电压电平VSS是接地电压电平。
电源节点VDDN是被配置为承载具有电源电压电平VDD(相对于电源参考电压电平VSS)的电源电压的电路节点。在一些实施例中，电源电压电平VDD是包括驱动电路100的IC芯片的电源电压电平。在一些实施例中，电源电压电平VDD是包括驱动电路100的IC芯片的逻辑部分的电源电压电平。
从驱动电路100外部的电源(未示出)接收电源节点VDDN上承载的电源电压，并且电源电压电平VDD由电源控制。在一些实施例中，从电池接收电源节点VDDN上承载的电源电压，并且电源电压电平VDD基于电池的输出电压电平。
在一些实施例中，电源节点VDDN被配置为承载具有范围在从1伏(V)至25V的电源电压电平VDD的电源电压。在一些实施例中，电源节点VDDN被配置为承载具有范围在从10V至15V的电源电压电平VDD的电源电压。
电源节点VDDHN是被配置为承载具有电源电压电平VDDH(相对于电源参考电压电平VSS)的电源电压的电路节点。在一些实施例中，电源电压电平VDDH是包括驱动电路100的IC芯片的高电压部分的电源电压电平。从驱动电路100外部的电源(未示出)接收电源节点VDDHN上承载的电源电压，并且电源电压电平VDDH由电源控制。
在一些实施例中，电源节点VDDHN被配置为承载具有范围在从25V到900V的电源电压电平VDDH的电源电压。在各个实施例中，电源节点VDDHN被配置为承载具有范围在从50V到150V或从600V到700V的电源电压电平VDDH的电源电压。
保护电路110是被配置为响应于在输入端子112处接收的电源电压电平VDD和在输入端子114处接收的电源参考电压电平VSS而在输出端子111处输出信号Vc的电子电路。信号生成器120是被配置为响应于在输入端子122处接收的电源电压电平VDD、在输入端子124接收的电源参考电压电平VSS，以及，在一些实施例中，在一个或多个附加输入端子(未示出)处接收的一个或多个信号而在输出端子121处输出信号Vin的电子电路。栅极驱动器130是被配置为在输入端子132处接收电源电压电平VDD并且在输入端子138处接收电源参考电压电平VSS，并且响应于在输入端子134处接收的信号Vc和在输入端子136处接收的信号Vin而在输出端子131输出信号Vg的电子电路。HV电路140是被配置为在输入端子142处接收电源电压电平VDDH和在输入端子146处接收电源参考电压电平VSS，并且响应于在输入端子144处接收的信号Vg执行一个或多个切换功能的电子电路。
信号Vc、Vin和Vg具有在从电源参考电压电平VSS到电源电压电平VDD的范围内的电压电平。逻辑低电压电平对应于从电源参考电压电平VSS到第一预定电压电平的范围的一部分，并且逻辑高电压电平对应于从电源电压电平VDD下降到大于或等于第一预定电压电平的第二预定电压电平的范围的一部分。
保护电路110和栅极驱动器130中的每个均包括n型耗尽型和/或增强型HEMT，例如基于GaN的晶体管，并且如下所述配置，以通过生成具有逻辑低或逻辑高电压电平中的一个的信号Vg来响应电源电压电平VDD的欠压状态，从而禁用HV电路140的切换功能。
保护电路110包括耦合在输入端子112和114之间的分压器115和耦合在输入端子112和114之间的检测电路118，由此检测电路118与分压器115并联布置。在图1所示的实施例中，保护电路110包括将分压器115和检测电路118彼此连接的信号路径116，以及将分压器115和检测电路118彼此连接的信号路径117。在一些实施例中，保护电路110不包括信号路径117。
分压器115被配置为响应于电源电压电平VDD、电源参考电压电平VSS和从信号路径117上的检测电路118接收的电压Vh在信号路径116上生成电压Vr。检测电路118被配置为接收信号路径116上的电压Vr并响应于电压Vr在输出端子111处生成信号Vc，并且在一些实施例中，响应于电压Vr在信号路径117上生成电压Vh。在一些实施例中，分压器115被配置为在没有从信号路径117上的检测电路118接收电压Vh的情况下生成电压Vr。在各个实施例中，分压器115包括下面参考图2A至图2E讨论的分压器200和/或检测电路118包括下面参考图3讨论的检测电路300。
分压器115包括串联连接在输入端子112和114之间以及两个串联组件之间的多个电路组件(未在图1中示出)、耦合到信号路径116的电压分接头、在该电压分接头(未在图1中示出)处生成电压Vr。因此分压器115被配置为生成具有电源电压电平VDD和电源参考电压电平VSS之间的电压电平的电压Vr。
在各个实施例中，串联组件包括电阻器、二极管器件或适于响应于电源电压电平VDD和电源参考电压电平VSS生成电压降的其他电路组件中的一个或组合。在各个实施例中，二极管器件包括双端子p-n结、配置为二极管的n型晶体管或其他合适的IC器件。在各个实施例中，配置为二极管的n型晶体管是包括耦合在一起的源极端子和栅极的耗尽型HEMT，例如基于GaN的晶体管，或包括耦合在一起的漏极端子和栅极的增强型HEMT。
在一些实施例中，分压器115包括至少一个n型晶体管(未在图1中示出)，其与电压分接头和输入端子114之间的至少一个串联组件并联布置。至少一个n型晶体管包括耦合到信号路径117的栅极，由此至少一个n型晶体管被配置为接收电压Vh并提供响应于电压Vh的低电阻路径，从而使得在操作中，响应于电压Vh绕过至少一个串联组件。在各个实施例中，至少一个n型晶体管(例如基于GaN的晶体管)是被配置为响应于具有逻辑低电压电平的电压Vh提供低电阻路径的耗尽型HEMT，或被配置为响应于具有逻辑高电压电平的电压Vh提供低电阻路径的增强型HEMT。
在操作中，绕过至少一个串联组件使得至少一个串联组件两端的电压降减小，从而使得电压Vr的电压电平减小。在这样的实施例中，分压器115由此被配置为响应于电压Vh的电压电平改变电压Vr的电压电平，从而使得电压Vr包括在磁滞操作中检测电路118可用的信息，如下所述。
在操作中，基于上面讨论的串联组件的一个或多个配置，生成具有对应于电源电压电平VDD的一个或多个分数值的一个或多个电压电平的电压Vr，并且电压Vr包括检测电路118可用于检测具有欠压状态的电源电压电平VDD的信息。
检测电路118包括第一和第二n型晶体管(未在图1中示出)，例如耗尽型和/或增强型HEMT。第一n型晶体管具有耦合到信号路径116的栅极，并且由此被配置为响应于电压Vr控制内部节点(未在图1中示出)的逻辑电压电平。第二n型晶体管具有被配置为响应于内部节点的逻辑电压电平的栅极，以及耦合到输出端子111的源极或漏极端子，并且由此被配置为响应于电压Vr生成信号Vc。
因此，第一和第二n型晶体管被配置为响应于电压电平处于或高于预定阈值电压电平的电压Vr，生成具有逻辑低或逻辑高电压电平中的一个的信号Vc，并且响应于电压电平低于阈值电压电平的电压Vr，生成逻辑低或逻辑高电压电平中的第二个。
在各个实施例中，内部节点耦合到信号路径117，并且由此检测电路118被配置为使得在操作中，内部节点的逻辑电压电平作为电压Vh输出到信号路径117。在这样的实施例中，检测电路118被配置为响应于电压Vr的电压电平改变电压Vh的电压电平，从而使得电压Vh包括在磁滞操作中分压器115可用的信息，如下所述。
通过上面讨论的配置，保护电路110包括分压器115，其被配置为响应于电源电压电平VDD在信号路径116上提供电压Vr，以及检测电路118，其被配置为在输出端子111上生成具有基于电压Vr的电压电平并且由此基于电源电压电平VDD的逻辑电压电平的信号Vc。
在操作中，包括分压器115和检测电路118的保护电路110由此被配置为检测电源电压电平VDD并且响应于处于或高于预定阈值电压电平的电源电压电平VDD输出具有逻辑高或逻辑低电压电平中的一个的信号Vc，并且响应于低于阈值电压电平的电源电压电平VDD输出具有逻辑高或逻辑低电压电平中的另一个的信号Vc。
在保护电路110包括信号路径117并且分压器115和检测电路118中的每个被配置为包括基于电压Vh的磁滞部件的实施例中，保护电路110由此被配置为基于对应于电源电压电平VDD的多个值的电压Vr的多个电压电平在输出端子111处生成具有逻辑电压电平的信号Vc。
在各个实施例中，在磁滞操作中，检测电路118被配置为通过在信号路径117上生成具有逻辑高或低电压电平中的一个的电压Vh来响应具有低于阈值电压电平的电压电平的电压Vr，并且分压器115被配置为通过绕过至少一个串联组件来响应电压Vh的逻辑高或低电压电平，从而将电压Vr减小到进一步低于阈值电压电平的电压电平。基于分压器115的配置，减小的电压Vr具有预定的磁滞值。
在磁滞操作中，低于阈值电压电平的电压Vr的第一电压电平使得检测电路118在信号Vc和电压Vh中的每个中生成从第一逻辑电压电平到第二逻辑电压电平的第一转变。为了使检测电路118生成信号Vc和电压Vh中的第二转变，电压Vr的第二电压电平以及随后的第一电压电平必须比第一电平大至少等于预定磁滞值的量。因此磁滞操作防止电压Vr的后续电压电平增加低于预定的磁滞值，使得检测电路118生成信号Vc和电压Vh的第二转变。
在一些实施例中，信号生成器120包括多个电路组件(未示出)，其被配置为响应于电源电压电平VDD、电源参考电压电平VSS和一个或多个信号(未示出)而生成信号Vin。在一些实施例中，电路组件包括n型晶体管，例如耗尽型和/或增强型HEMT。
信号生成器120被配置为生成具有在逻辑高和低电压电平之间变化的电压电平的信号Vin。在各个实施例中，信号生成器120包括对应于脉冲宽度调制(PWM)电路、逻辑电路、控制器或适于生成具有逻辑高和低电压电平的信号Vin的其它电路的一部分、一个或组合的电路组件。为清楚起见，未示出或进一步讨论电路组件的其他细节和信号生成器120的各种配置。
在一些实施例中，驱动电路100不包括信号生成器120，并且驱动电路100耦合到驱动电路100外部的信号生成器，例如信号生成器120，并且由此被配置为在栅极驱动器130的输入端子136处接收信号Vin。
栅极驱动器130包括第一和第二n型晶体管(未在图1中示出)，例如耗尽型和/或增强型HEMT。第一n型晶体管具有耦合到输入端子134的栅极，从而被配置为响应于信号Vc部分地控制内部节点(未在图1中示出)的电压电平。第二n型晶体管具有耦合到输入端子136的栅极，从而被配置为响应于信号Vin部分地控制内部节点的电压电平。
栅极驱动器130还包括耦合在内部节点和输出端子131之间的直接耦合FET逻辑(DCFL)电路(未在图1中示出)，并且由此被配置为响应于内部节点的电压电平在输出端子131处生成信号Vg。DCFL电路包括多个n型晶体管(未在图1中示出)(例如耗尽型和/或增强型HEMT)以及自举电路。
自举电路包括串联耦合在电源节点VDDN和输出端子131之间的二极管器件和电容器件，从而使DCFL电路内部的一个或多个电压电平能够超过电源电压电平VDD，使得在操作中，n型晶体管可用于生成具有逻辑高电压电平的信号Vg。
在各个实施例中，电容器件包括双端电容器、配置为电容器的晶体管(例如HEMT)或其他合适的IC器件。在一些实施例中，栅极驱动器130包括下面参考图4讨论的栅极驱动器400。
在操作中，通过上面讨论的配置，栅极驱动器130通过生成具有逻辑电压电平(信号Vin的跟踪逻辑电压电平)的信号Vg来响应具有对应于电源电压电平VDD的逻辑高或低电压电平的信号Vc，逻辑高或低电压电平处于或高于阈值电压电平。通过在对应于逻辑高或低电压电平的电压电平范围内生成信号Vg，栅极驱动器130响应具有对应于低于阈值电压电平的电源电压电平VDD的逻辑高或低电压电平的信号Vc。
在各个实施例中，一个电压范围内的信号Vg包括信号Vg，该信号Vg具有独立于信号Vin的逻辑电压电平的单个电压电平或具有对应于信号Vin的逻辑高电压电平的第一电压电平和对应于信号Vin的逻辑低电压电平的第二电压电平。
HV电路140包括至少一个耗尽型或增强型n型HEMT(未在图1中示出)，例如基于GaN的晶体管，其具有耦合到输入端子144的栅极，因此至少一个n型HEMT被配置为能够响应于信号Vg执行切换操作的至少一个切换器件。至少一个n型HEMT被配置为控制电源节点VDDHN和电源参考节点VSSN之间的至少一个对应电连接，从而使得切换操作控制HV电路140内的一个或多个位置处的耦合。
在一些实施例中，至少一个n型HEMT包括耗尽型HEMT，并且切换操作包括响应于信号Vg从具有逻辑低电压电平转变为具有逻辑高电压电平而截止耗尽型HEMT，和/或响应于信号Vg从具有逻辑高电压电平转变为具有逻辑低电压电平而导通耗尽型HEMT。
在一些实施例中，至少一个n型HEMT包括增强型HEMT，并且切换操作包括响应于信号Vg从具有逻辑低电压电平转变为具有逻辑高电压电平而导通增强型HEMT，和/或响应于信号Vg从具有逻辑高电压电平转变为具有逻辑低电压电平而截止增强型HEMT。
在一些实施例中，HV电路140是以下参考图5讨论的HV电路500。在一些实施例中，驱动电路100不包括HV电路140，并且驱动电路100另外耦合到驱动电路100外部的HV电路，例如HV电路140，并且由此被配置为将信号Vg输出到HV电路。
如上所述，驱动电路100包括：保护电路110，被配置为基于电源电压电平VDD相对于阈值电压电平的值生成具有逻辑电压电平的信号Vc；以及栅极驱动器130，被配置为响应于信号Vc生成信号Vg。响应于具有对应于电源电压电平VDD(等于或大于阈值电压电平)的逻辑电压电平的信号Vc，栅极驱动器130被配置为生成具有信号Vin的跟踪电压电平的逻辑电压电平的信号Vg，从而使得HV电路(例如，HV电路140)中的一个或多个n型HEMT在操作模式下响应于信号Vin执行切换操作。响应于具有对应于电源电压电平VDD(小于阈值电压电平)的逻辑电压电平的信号Vc，栅极驱动器130被配置为生成具有逻辑电压电平的信号Vg，该具有逻辑电压电平的信号Vg被配置为使得一个或多个n型HEMT截止，从而防止在锁定模式下执行切换操作。
因此驱动电路100被配置为利用信号Vg驱动HV电路140，同时通过使用n型HEMT基于电源电压电平VDD提供UVLO保护。因此各个实施例能够使用基于NMOS的工艺制造，其中，基于Si的器件与HV器件集成，而不需要用于p型器件的额外掩模。因此包括驱动电路100的电路提供保护以防止不受控制的HV器件切换和潜在损坏，并且与其中UVLO保护不基于n型HEMT的电路相比更有效地制造。与在印刷电路板(PCB)上结合单独的驱动器和HV器件的方法相比，包括与HV器件集成的基于n型HEMT的驱动器的电路也避免了由PCB连接增加的寄生电感，从而减少了交流(AC)应用中的操作损耗，尤其是在高频下，例如高于1兆赫兹(MHz)。
在保护电路110被配置为包括上述磁滞部件的实施例中，驱动电路100还能够提供UVLO保护，其中，防止电源电压电平VDD的小波动引起锁定模式的转变，从而与不包括磁滞部件的方法相比，改善了某些应用中的操作稳定性。
图2A至图2E是根据一些实施例的分压器配置的图。图2A示出了分压器200，其部分或全部可用作上面参考保护电路110和图1讨论的分压器115中的一些或全部。图2B至图2E中的每个示出了可用于分压器200的串联组件，如下所述。
如图2A所示，分压器200包括串联耦合在输入端子112和114之间的串联组件212-1到212-n、214-1到214-m以及216。串联组件212-n和214-1彼此耦合并且在节点N1处耦合到信号路径116，在一些实施例中也称为电压分接头，并且串联组件214-m和216在节点N2处彼此耦合。
在图2A所示的实施例中，分压器200包括增强型n型HEMT MEH，其具有耦合到信号路径217的栅极、耦合到节点N2的漏极端子，以及耦合到输入端子114的源极端子，从而与串联组件216并联布置。在一些实施例中，除了串联组件216之外或代替串联组件216，HEMTMEH与一个或多个串联组件并联布置。在一些实施例中，HEMT MEH是耗尽型HEMT。
在一些实施例中，除了HEMT MEH之外，分压器200还包括一个或多个n型HEMT(未示出)，一个或多个附加HEMT具有耦合到信号路径117的栅极，并且与相应的一个或多个串联组件212-1到212-n或214-1到214-m并联布置。在各个实施例中，分压器200不包括串联组件216或HEMT MEH中的一个或两个，并且在一些实施例中节点N2直接耦合到输入端子114。
在操作中，与至少一个串联组件(例如串联组件216)并联布置的HEMT(例如HEMTMEH)通过在导通状态下提供低电阻路径而用作旁路器件，从而使得并联串联组件被绕过。在图2A所示的实施例中，处于导通状态的HEMT MEH使得串联组件216被绕过，从而使得当HEMT MEH处于截止状态时，节点N2具有低于节点N2处存在的电压电平的电源参考电压电平VSS。由此处于导通状态的HEMT MEH使电压Vr具有低于对应于HEMT MEH处于截止状态的电压电平的电压电平。
串联组件212-1到212-n、214-1到214-m以及216中的每个均是如上面参考分压器115所讨论的分压器串联组件。串联组件212-1到212-n中的每个是相同的组件类型，并且串联组件214-1到214-m中的每个是相同的组件类型。在各个实施例中，串联组件212-1到212-n和串联组件214-1到214-m是相同的组件类型或不同的组件类型。在各个实施例中，串联组件216是与串联组件212-1到212-n或214-1到214-m中的一个或两个相同的组件类型或者是与串联组件212-1到212-n和214-1到214-m的一个或多个组件类型不同的组件类型。
串联组件212-1到212-n包括数量n的相同组件类型。在各个实施例中，数量n的值在从1到10或从2到5的范围。串联组件214-1到214-m包括数量m的相同组件类型。在各个实施例中，数量m的值在从1到10或从2到5的范围。
在图2A所示的实施例中，分压器200包括耦合在输入端子112和节点N2之间的串联组件212-1到212-n和214-1到214-m。在各个实施例中，分压器200不包括串联组件212-1到212-n或214-1到214-m中的一个或除了耦合在输入端子112和节点N2之间的串联组件212-1到212-n和214-1到214-m之外，还包括一个或多个串联组件(未示出)。
图2B示出了二极管器件200D，图2C示出了配置为二极管的增强型n型HEMT 200ME，图2D示出了配置为二极管的耗尽型n型HEMT 200MD，以及图2E示出了电阻器件200R。二极管器件200D、HEMT 200ME和200MD的每个，以及电阻器件200R可用作串联组件212-1至212-n、214-1至214-m或216中的一个或多个。当用作串联组件212-1至212-n、214-1至214-m或216时，二极管器件200D或HEMT 200ME或200MD中给定的一个被配置为具有基于输入端子112处的电源电压电平VDD和输入端子114处的电源参考电压VSS的正向偏置。
在一些实施例中，串联组件212-1至212-n和214-1至214-m中的每个包括二极管器件200D，并且串联组件216包括电阻器件200R。在一些实施例中，串联组件212-1至212-n和214-1至214-m中的每个包括HEMT 200ME，分压器200不包括串联组件216或HEMT MEH，并且节点N2直接耦合至输入端子114。
分压器200由此被配置为在操作中通过根据串联组件(例如串联组件212-1到212-n、214-1到214-m和/或216)的布置和对应于给定实施例的任何旁路器件(例如HEMT MEH)划分电源电压电平VDD而在节点N1处生成电压Vr。因此分压器200能够生成具有一个或多个预定电压电平范围的电压Vr，该一个或多个预定电压电平范围表示电源电压电平VDD的值的预定范围，从而使得电压Vr可用于基于预定阈值电平检测具有欠电压状态的电源电压电平VDD。
在图2A所示的实施例中，分压器200还能够基于响应于在信号路径117上接收的电压Vh而导通的HEMT MEH，生成具有低于第一电压电平的第二电压电平的电压Vr。
包括分压器200的驱动电路(例如上面参考图1所述的驱动电路100)被配置为接收如上所述生成的电压Vr，并且因此能够实现上面参考驱动电路100所讨论的益处。
图3是根据一些实施例的检测电路300的图。检测电路300可用作上面参考保护电路110和图1讨论的检测电路118中的一些或全部。
检测电路300包括串联耦合在输入端子112和114之间的耗尽型n型HEMT MD1和增强型n型HEMT MEP1，以及串联耦合在输入端子112和114之间的耗尽型n型HEMT MD2和增强型n型HEMT MEP2。
HEMT MD1和MD2中的每个均具有耦合到输入端子112的漏极端子和耦合到源极端子的栅极，并且因此被配置为二极管。HEMT MD1的栅极和源极端子、HEMT MEP1的漏极端子、HEMT MEP2的栅极和信号路径117在节点N3处彼此耦合。HEMT MD2的栅极和源极端子、HEMTMEP2的漏极端子和输出端子111在节点N4处彼此耦合。HEMT MEP1的栅极耦合到信号路径116，并且HEMT MEP1和MEP2中的每个的漏极端子耦合到输入端子114。
检测电路300由此被配置为在输入端子112和HEMT MD1和MD2的漏极端子处接收电源电压电平VDD，在输入端子114和HEMT MEP1和MEP2的源极端子处接收电源参考电压电平VSS，并且在信号路径116上以及HEMT MEP1的栅极处接收电压Vr。因此检测电路300还被配置为将电压Vh从节点N3输出到信号路径117，并且将信号Vc从节点N4输出到输出端子111。
在一些实施例中，检测电路300不包括节点N3和信号路径117之间的连接，使得节点N3不耦合到信号路径117，并且检测电路300不配置为将电压Vh输出到信号路径117。
HEMT MD1和MD2由此被配置为分别耦合在输入端子112和节点N3和N4之间的负载晶体管，从而使得在操作中，HEMT MD1和MD2中的每个提供足够大的负载电阻以使相应的节点N3或N4响应于相应的HEMT MEP1或MEP2导通而具有逻辑低电压电平，从而将相应的节点N3或N4耦合到输入端子114。
HEMT MEP1由此被配置为响应于在HEMT MEP1的栅极处接收的电压Vr的电压电平来控制节点N3上的电压Vh的电压电平。在操作中，具有等于或大于HEMT MEP1的阈值电压的电压电平的电压Vr使HEMT MEP1导通，从而将节点N3耦合到输入端子114，从而使得电压Vh具有逻辑低电压电平。具有小于HEMT MEP1的阈值电压的电压电平的电压Vr使得HEMT MEP1截止，从而将节点N3与输入端子114去耦合，并且通过HEMT MD1将节点N3耦合至输入端子112，从而使得电压Vh具有逻辑高电压电平。
HEMT MEP2由此被配置为基于在HEMT MEP2的栅极处接收的电压Vh的电压电平来控制在节点N4上生成的信号Vc的电压电平。在操作中，具有大于HEMT MEP2的阈值电压的逻辑高电压电平的电压Vh使HEMT MEP2导通，从而将节点N4耦合到输入端子114，使得信号Vc具有逻辑低电压电平。具有小于HEMT MEP2的阈值电压的逻辑低电压电平的电压Vh使得HEMT MEP2截止，从而将节点N4与输入端子114去耦合并且通过HEMT MD2将节点N4耦合至输入端子112，使得信号Vc具有逻辑高电压电平。
检测电路300由此被配置为响应于信号路径116上的电压Vr的电压电平在输出端子111上输出信号Vc，使得在操作中，检测电路300响应于具有大于或等于HEMT MEP1的阈值电压的电压电平的电压Vr而输出具有逻辑高电压电平的信号Vc，并且响应于具有小于HEMTMEP1的阈值电压的电压电平的电压Vr而输出具有逻辑低电压电平的信号Vc。
在图3所示的实施例中，检测电路300还被配置为响应于信号路径116上的电压Vr的电压电平在信号路径117上输出电压Vh，使得在操作中，检测电路300响应于具有大于或等于HEMT MEP1的阈值电压的电压电平的电压Vr而输出具有逻辑低电压电平的电压Vh，并且响应于具有小于HEMT MEP1的阈值电压的电压电平的电压Vr而输出具有逻辑高电压电平的电压Vh。
包括检测电路300的驱动电路，例如上面参考图1所讨论的驱动电路100，被配置为接收如上所述生成的信号Vc，并且因此能够实现上面参考驱动电路100所讨论的益处。
图4是根据一些实施例的栅极驱动器400的图。栅极驱动器400可用作以上参考图1讨论的栅极驱动器130中的一些或全部。
栅极驱动器400包括串联耦合在输入端子132和138之间的耗尽型n型HEMT MD3和增强型n型HEMT MEC和ME2、串联耦合在输入端子132和138之间的增强型n型HEMT MEBS、耗尽型n型HEMT MD4以及增强型n型HEMT ME3、串联耦合在输入端子132和138之间的增强型n型HEMT ME1和ME4，以及耦合在输出端子131和HEMT MEBS和MD4之间的电容器件Cb。
HEMT MD3被配置为二极管，其具有耦合到输入端子132的漏极端子和耦合到HEMTMEC的源极端子和漏极端子的栅极。HEMT MEC的源极端子、HEMT ME2的漏极端子以及HEMTME3和ME4的栅极在节点N5处彼此耦合，并且HEMT MEC的栅极耦合到输入端子134。HEMT ME2的源极端子耦合到输入端子138，并且HEMT ME2的栅极耦合到输入端子136。
HEMT MEBS被配置为二极管，其具有耦合到漏极端子和输入端子132的栅极。HEMTMEBS的源极端子、HEMT MD4的漏极端子以及电容器件Cb的第一端子在节点N6处彼此耦合。HEMT MD4被配置为二极管，其具有在节点N7处耦合到HEMT ME3的源极端子和漏极端子以及HEMT ME1的栅极的栅极。HEMT ME3具有耦合到输入端子138的源极端子。
HEMT ME1具有耦合到输入端子132的漏极端子和在节点N8处耦合到HEMT ME4的漏极端子以及电容器件Cb的第二端子的源极端子。HEMT ME4的源极端子耦合到输入端子138。
栅极驱动器400被配置为在输入端子132处接收电源电压电平VDD并且HEMT MD3、MEBS和ME1的漏极端子在输入端子138处接收电源参考电压电平VSS并且HEMT ME2、ME3和ME4的源极端子在输入端子134和HEMT MEC的栅极处接收信号Vc，并在输入端子136和HEMTME2的栅极处接收信号Vin。栅极驱动器400还被配置为将信号Vg从节点N8输出到输出端子131。
HEMT MD3由此被配置为耦合在输入端子132和HEMT MEC之间的负载晶体管，使得在操作中，HEMT MD3提供足够大的负载电阻，以使节点N5响应于HEMT MEC和ME2的每个的导通而具有逻辑低电压电平，从而将HEMT MD3和节点N5耦合到输入端子138。
HEMT MEC由此被配置为响应于在HEMT MEC的栅极处接收的信号Vc的电压电平而部分地控制节点N5上的信号Vinb的电压电平，并且HEMT ME2由此被配置为响应于在HEMTME2的栅极处接收的信号Vin的电压电平而部分地控制信号Vinb的电压电平。在操作中，具有逻辑高电压电平的信号Vc使得HEMT MEC导通，从而通过HEMT MD3和MEC将节点N5耦合到输入端子132，使得信号Vinb基于信号Vin的电压电平由HEMT ME2控制。在这种情况下，具有逻辑高电压电平的信号Vin使得HEMT ME2导通，从而将节点N5耦合到输入端子138，使得信号Vinb具有逻辑低电压电平，并且具有逻辑低电压电平的信号Vin使得HEMT ME2截止，从而将节点N5与输入端子138去耦合，并且通过HEMT MEC和MD3将节点N5耦合至输入端子132，使得信号Vinb具有逻辑高电压电平。栅极驱动器400由此被配置为响应于具有逻辑高电压电平的信号Vc而生成作为信号Vin的补码的信号Vinb。
在操作中，具有逻辑低电压电平的信号Vc使得HEMT MEC截止，从而使节点N5与输入端子132去耦合，使得信号Vinb具有独立于信号Vin的电压电平和HEMT ME2的切换状态的逻辑低电压电平。
通过上面讨论的配置，HEMT MD4和ME3被布置为DCFL电路，该DCFL电路被配置为响应于在HEMT ME3的栅极处接收的信号Vinb而在节点N7处生成电压Vint。HEMT ME1和ME4被布置为缓冲放大器，该缓冲放大器被配置为响应于HEMT ME1的栅极处的电压Vint和HEMTME4的栅极处的信号Vinb而在节点N8处生成信号Vg。HEMT MEBS和电容器件Cb被布置为在节点N6处耦合到DCFL电路的自举电源块。
在操作中，具有逻辑高电压电平的信号Vinb使HEMT ME3和ME4中的每个导通，从而将相应节点N7和N8耦合到输入端子138。基于HEMT MEBS和MD4的二极管配置所呈现的负载，将节点N7耦合到输入端子138使电压Vint具有逻辑低电压电平，并且使节点N6处的电压Vbs具有介于逻辑低电平和电源电压电平VDD之间的电压电平。具有逻辑低电压电平的Vint使得HEMT ME1截止，使得耦合到输入端子138的节点N8使得信号Vg具有逻辑低电压电平。因此，节点N6处的电压Vbs的电压电平与节点N8处的信号Vg的逻辑低电压电平之间的电压差存在于电容器件Cb两端。
在操作中，信号Vinb从逻辑高电压电平转变为逻辑低电压电平使得HEMT ME3和ME4中的每个截止，从而将节点N7和N8中的每个与输入端子138去耦合。作为响应，节点N7处的电压Vint通过HEMT MD4上拉，并且节点N8处的信号Vg通过HEMT ME1上拉。最初，电容器件Cb两端的电压差驱动节点N6处的电压Vbs，并且因此节点N7处的电压Vint上升到大于电源电压电平VDD的电压电平，由具有反向偏置二极管配置的HEMT MEBS实现。HEMT ME1的相应栅极和源极端子处的电压Vint和信号Vg的相对电压电平使HEMT ME1导通，从而将信号Vg驱动到逻辑高电压电平。
在AC操作中，例如当信号Vc具有逻辑高电压电平并且基于信号Vin生成信号Vinb时，HEMT ME1导通足够长的持续时间，使得响应于具有逻辑低电压电平的信号Vinb生成具有逻辑高电压电平的信号Vg。
在DC操作中，例如当信号Vc具有逻辑低电压电平并且生成具有独立于信号Vin的逻辑低电压电平的信号Vinb时，泄漏电流使得电压Vbs和Vint衰减，使得HEMT ME1不再导通以将信号Vg驱动到逻辑高电压电平，并且因此生成具有逻辑低电压电平的信号Vg。
栅极驱动器400被配置为当信号Vc具有逻辑高电压电平时响应于信号Vin而生成信号Vg，并且当信号Vc具有逻辑低电压电平时具有逻辑低电压电平。因此，包括栅极驱动器400的驱动电路(例如上面参考图1讨论的驱动电路100)被配置为输出对应于如上所述的操作和锁定模式的信号Vg，并且因此能够实现上面参考驱动电路100所讨论的益处。
图5是根据一些实施例的HV电路500的图。HV电路500可用作以上参考图1讨论的HV电路140中的一些或全部。
HV电路500包括n型HEMT ME_HV，在一些实施例中也称为切换器件，以及串联耦合在输入端子142和146之间的子电路HV1和HV2。HEMT ME_HV包括耦合到子电路HV1的第一端子(未标记)的漏极端子、耦合到子电路HV2的第一端子(未标记)的源极端子，以及耦合到输入端子144的栅极。HV电路500由此被配置为在子电路HV1的第二端子(未标记)处接收电源电压电平VDDH、在子电路HV2的第二端子(未标记)处接收电源参考电压电平VSS以及在HEMTME_HV的栅极处接收信号Vg。
在一些实施例中，子电路HV1和HV2中的每个是包括一个或多个电路组件(未示出)的电子电路，该一个或多个电路组件被配置为响应于电源电压电平VDDH、电源参考电压电平VSS和一个或多个信号或其他输入(未示出)来执行预定功能。在一些实施例中，电路组件包括n型晶体管，例如耗尽型和/或增强型HEMT。在各个实施例中，子电路HV1和/或HV2是电源或电压转换电路、电源或电压调节电路、照明电路等中的一些或全部。出于清楚的目的，未示出或进一步讨论电路组件的附加细节和子电路HV1和HV2的各种配置。
在图5所示的实施例中，HEMT ME_HV是增强型HEMT，并且因此HV电路500被配置为响应于在第一切换操作中具有逻辑高电压电平的信号Vg而将子电路HV1和HV2彼此耦合，并且响应于在第二切换或锁定操作中具有逻辑低电压电平的信号Vg而将子电路HV1和HV2彼此去耦合。在一些实施例中，HEMT ME_HV是耗尽型HEMT，并且因此HV电路500被配置为响应于在第一切换操作中具有逻辑低电压电平的信号Vg而将子电路HV1和HV2彼此耦合，并且响应于在第二切换或锁定操作中具有逻辑高电压电平的信号Vg而将子电路HV1和HV2彼此去耦合。
在一些实施例中，除了HEMT ME_HV之外，HV电路500还包括至少一个附加的n型HEMT(未示出)，其包括耦合到输入端子144或者被配置为接收信号Vg的栅极，并且由此HV电路500被配置为在切换操作中彼此耦合/去耦合两个或多个组件，例如，子电路HV1和/或HV2。
在一些实施例中，HV电路500不包括子电路HV1，并且HV电路500被配置为在HEMTME_HV的漏极处接收电源电压电平VDDH，并且在操作中，在第一切换操作中将输入端子142和子电路HV2彼此耦合，并且在第二切换或锁定操作中将输入端子142和子电路HV2彼此去耦合。在一些实施例中，HV电路500不包括子电路HV2，并且HV电路500被配置为在HEMT ME_HV的源处接收电源参考电压电平VSS，并且在操作中，在第一切换操作中将子电路HV1和输入端子146彼此耦合，并且在第二切换或锁定操作中将子电路HV1和输入端子146彼此去耦合。在一些实施例中，HV电路500不包括子电路HV1和HV2，并且HV电路500被配置为在HEMTME_HV的漏极处接收电源电压电平VDDH、在HEMT ME_HV的源处接收电源参考电压电平VSS，并且在操作中，在第一切换操作中将输入端子142和146彼此耦合，并且在第二切换或锁定操作中将输入端子142和146彼此去耦合。
HV电路500被配置为响应于信号Vg执行一个或多个切换和锁定操作。因此，包括HV电路500的驱动电路(例如上面参考图1讨论的驱动电路100)被配置为响应于对应于如上所述的操作和锁定模式的信号Vg，并且因此能够实现上面参考驱动电路100所讨论的益处。
图6示出了根据一些实施例的驱动电路100的IC平面图的非限制性实例。在图6所示的实施例中，驱动电路100包括保护电路110、栅极驱动器130和HV电路140，每个都在上面参考图1讨论。
图6示出了包括上面参考图1和图2A至图2E讨论的分压器115的保护电路110，以及包括上面参考图4讨论的电容器件Cb的栅极驱动器130。为了说明的目的，分压器115和电容器件Cb被定位并具有图6中所示的相对尺寸。在各个实施例中，驱动电路100包括分压器115和电容器件，例如电容器件Cb，具有与图6中所示那些不同的定位和/或相对尺寸。
在图6所示的实施例中，栅极驱动器130与保护电路110相邻定位，并且由此被配置为从保护电路110接收信号Vc(未在图6中示出)，并且HV电路140与栅极驱动器130相邻定位，并且由此被配置为从栅极驱动器130接收信号Vg(未在图6中示出)。在各个实施例中，驱动电路100包括栅极驱动器130，其另外被配置为从保护电路110和/或HV电路140接收信号Vc，保护电路110和/或HV电路140被配置为从栅极驱动器130接收信号Vg。
在一些实施例中，驱动电路100包括与保护电路110或栅极驱动器130中的一个或两个相邻定位的信号生成器120(未在图6中示出)，并且栅极驱动器130由此被配置为从信号生成器120接收信号Vin(未在图6中示出)。在一些实施例中，包括驱动电路100的IC除了HV电路140之外还包括一个或多个HV电路(未示出)，并且与栅极驱动器130或HV电路140中的一个或两个相邻定位，并且驱动电路100由此被配置为向一个或多个HV电路提供信号Vg。
如图6的非限制性实例所示，包括HV电路140或与HV电路140集成的驱动电路100是能够使用基于NMOS的工艺制造的单个IC的一部分，其中，基于Si的器件与HV器件集成，而不需要用于p型器件的额外掩模，并且因此实现上面参考驱动电路100所讨论的益处。
图7示出了根据一些实施例的驱动电路100的操作参数。图7示出了对于电源电压电平VDD大于或等于阈值电压电平Vth的第一种情况和电源电压电平VDD小于阈值电压电平Vth的第二种情况的信号Vc、Vin和Vg以及电压Vint中的每个相对于电源电压电平VDD和电源参考电压电平VSS的非限制性实例。在两种情况下，栅极驱动器130接收在电源电压电平VDD和电源参考电压电平VSS之间随时间变化的信号Vin，例如由信号生成器120生成。
在图7中示出的第一种情况的非限制性实例中，电源电压电平VDD大于或等于阈值电压电平Vth使保护电路110生成具有接近电源电压电平VDD的逻辑高电压电平的信号Vc。
响应于具有逻辑高电压电平的信号Vc，栅极驱动器130生成跟踪信号Vin的内部电压(由上面参考图4讨论的电压Vint的非限制性实例表示)并且具有大于电源电压电平VDD的峰值。基于内部电压，例如电压Vint，栅极驱动器130生成跟踪信号Vin并在电源电压电平VDD和电源参考电压电平VSS之间变化的信号Vg。
在图7中示出的第二种情况的非限制性实例中，电源电压电平VDD小于阈值电压电平Vth使保护电路110生成具有接近电源参考电压电平VSS的逻辑低电压电平的信号Vc。
响应于具有逻辑低电压电平的信号Vc，栅极驱动器130生成内部电压，例如具有电源电压电平VDD和电源参考电压电平VSS之间的电压电平的电压Vint。基于内部电压，例如电压Vint，栅极驱动器130生成具有在对应于逻辑低电压电平的电压电平(未标记)范围内的电压电平的信号Vg。
图8是根据一个或多个实施例的操作驱动电路的方法的方法800的流程图。在一些实施例中，实施方法800以响应于电源电压电平VDD生成信号Vg，如上面参考图1至图7所讨论的。
在一些实施例中，方法800的操作以图8中示出的顺序执行。在一些实施例中，方法800的操作同时和/或以与图8中示出的顺序不同的顺序执行。在一些实施例中，在执行方法800的一个或多个操作之前、之间、期间和/或之后执行一个或多个操作。
在各个实施例中，方法800的一些或全部操作作为操作包括驱动电路的电路的一部分来执行，操作包括驱动电路的电路例如操作电源或电压转换或调节电路、照明电路等。
在操作810中，在驱动电路处接收第一电源电压电平。接收第一电源电压电平包括从电压源接收第一电源电压电平。在一些实施例中，接收第一电源电压电平包括从电池接收第一电源电压电平。
驱动电路包括至少一个耗尽型或增强型n型HEMT。在一些实施例中，在驱动电路处接收第一电源电压电平包括在上面参考图1至图7讨论的驱动电路100处接收电源电压电平VDD。
在一些实施例中，在驱动电路处接收第一电源电压电平包括使用分压器来划分第一电源电压电平以生成第一电压。在一些实施例中，使用分压器来生成第一电压包括使用分压器115或200来生成上面参考驱动电路100和图1至图2E讨论的电压Vr。
在一些实施例中，在驱动电路处接收第一电源电压电平包括检测第一电源电压电平是否处于或高于预定阈值电压电平或低于阈值电压电平。在一些实施例中，检测第一电源电压电平包括接收第一电压。在一些实施例中，检测第一电源电压电平包括在上面参考驱动电路100以及图1和图3讨论的检测电路118或300处接收电压Vr。
在一些实施例中，使用分压器包括响应于小于阈值电压电平的电源电压电平而绕过分压器的至少一个串联组件。在一些实施例中，绕过分压器的至少一个串联组件是磁滞操作的一部分。在一些实施例中，绕过分压器的至少一个串联组件包括导通与分压器的至少一个串联组件并联配置的HEMT。在一些实施例中，绕过分压器的至少一个串联组件包括导通上面参考分压器200和图2A至图2E讨论的HEMT MEH。
在一些实施例中，导通HEMT包括响应于第二电压(响应于第一电压而生成的)而导通HEMP。在一些实施例中，导通HEMT包括响应于由上面参考图1至图3讨论的检测电路118或300生成的电压Vh导通HEMP。
在操作820中，响应于第一电源电压电平生成第一信号。生成第一信号包括响应于等于或大于阈值电压电平的第一电源电压电平而生成具有逻辑高或低电压电平中的一个的第一信号，并且响应于小于阈值电压电平的第一电源电压电平而生成具有逻辑高或低电压电平中的另一个的第一信号。响应于等于或大于阈值电压电平的第一电源电压电平而生成第一信号对应于在操作模式下操作驱动电路，并且响应于小于阈值电压电平的第一电源电压电平而生成第一信号对应于在锁定模式下操作驱动电路。
生成第一信号包括使用至少一个耗尽型或增强型n型HEMT生成第一信号。在一些实施例中，生成第一信号包括使用上面参考驱动电路100和图1至图7讨论的保护电路110生成信号Vc。
在一些实施例中，生成第一信号包括在第一n型HEMT的栅极处接收第一电压并使用第一HEMT来控制第二HEMT的栅极处的第二电压。在一些实施例中，使用第一HEMT来控制第二HEMT的栅极处的第二电压包括使用HEMT MEP1来控制上面参考检测电路300和图3讨论的HEMT MEP2的栅极处的电压Vh。
在操作830中，响应于第一信号，通过跟踪输入信号或通过生成预定电压电平来输出第二信号。通过跟踪输入信号输出第二信号响应于具有对应于等于或大于阈值电压电平的第一电源电压电平的逻辑高或低电压电平中的一个的第一信号，并且通过生成预定电压电平输出第二信号响应于具有对应于小于阈值电压电平的第一电源电压电平的逻辑高或低电压电平中的另一个的第一信号。
输出第二信号包括使用至少一个耗尽型或增强型n型HEMT生成第二信号。在一些实施例中，生成第二信号包括使用上面参考驱动电路100和图1至图7讨论的栅极驱动器130或400生成信号Vg。
在一些实施例中，输出第二信号包括接收输入信号。在一些实施例中，接收输入信号包括接收上面参考驱动电路100和图1至图7所讨论的输入信号Vin。在一些实施例中，接收输入信号包括使用上面参考驱动电路100和图1讨论的信号生成器120生成输入信号Vin。
在一些实施例中，跟踪输入信号包括使用自举电路将n型HEMT的栅极驱动到大于第一电源电压电平的电压电平，并且生成预定电压电平包括使n型HEMT截止。在一些实施例中，跟踪输入信号并生成预定电压电平包括分别驱动和截止上面参考栅极驱动器400和图4讨论的HEMT ME1。
在操作840中，在一些实施例中，在包括切换器件的第二电路处接收第二电源电压电平。第二电源电压电平大于第一电源电压电平，并且切换器件包括HEMT。在一些实施例中，在第二电路处接收第二电源电压电平包括在上面参考驱动电路100以及图1和图7讨论的HV电路140处接收电源电压电平VDDH。
在一些实施例中，在第二电路处接收第二电源电压电平包括在第二电路处接收第二信号。在一些实施例中，接收第二信号包括接收上面参考图1至图7讨论的信号Vg。
在一些实施例中，接收第二信号包括在切换器件的栅极处接收第二信号。在一些实施例中，接收第二信号包括在上面参考HV电路500和图5讨论的HEMT ME_HV的栅极处接收信号Vg。
在操作850中，在一些实施例中，响应于跟踪输入信号的第二信号操作切换器件。在一些实施例中，响应于跟踪输入信号的第二信号操作切换器件包括响应于上面参考图1至图7讨论的跟踪输入信号Vin的信号Vg操作HEMT ME_HV。
在操作860中，在一些实施例中，响应于具有预定电压电平的第二信号，截止切换器件。在一些实施例中，响应于具有预定电压电平的第二信号而截止切换器件包括响应于具有上面参考图1至图7所讨论的逻辑低电压电平的信号Vg而截止HEMT ME_HV。
通过执行方法800的一些或全部操作，包括n型HEMT的驱动电路生成能够通过在操作模式下跟踪输入信号并在锁定模式下具有预定电压电平来控制HEMT切换器件的信号，从而实现了上面参考驱动电路100所讨论的益处。
在一些实施例中，电路包括耦合到电源电压节点的保护电路，该电源电压节点被配置为具有电源电压电平，保护电路被配置为在电源电压电平等于或大于阈值电压电平时，生成具有第一逻辑电压电平的第一信号，并且在电源电压电平小于阈值电压电平时，生成具有与第一逻辑电压电平不同的第二逻辑电压电平的第一信号。该电路还包括栅极驱动器，被配置为接收第一信号和第二信号，当第一信号具有第一逻辑电压电平时，基于第二信号输出第三信号，以及当第一信号具有第二逻辑电压电平时，输出具有第一或第二逻辑电压电平中预定的一个的第三信号。在一些实施例中，保护电路包括串联耦合在电源电压节点和电源参考节点之间的第一和第二n型HEMT，并且保护电路被配置为在第一和第二n型HEMT之间的节点处生成第一信号。在一些实施例中，第一n型HEMT是耗尽型HEMT，被配置为二极管并耦合在电源电压节点和节点之间，并且第二n型HEMT是耦合在节点和电源参考节点之间的增强型HEMT。在一些实施例中，保护电路还包括分压器，分压器被配置为基于电源电压电平输出具有电压电平的第一电压，以及第三n型HEMT，被配置为基于电压电平控制第一或第二n型HEMT中的一个的栅极处的第二电压。在一些实施例中，分压器包括耦合在电源电压节点和被配置为生成第一电压的电压分接头之间的至少一个第一二极管器件，以及耦合在电压分接头和电源参考节点之间的至少一个第二二极管器件。在一些实施例中，至少一个第一二极管器件或至少一个第二二极管器件中的至少一个包括被配置为二极管的增强型n型HEMT。在一些实施例中，分压器包括第四n型HEMT，其被配置为绕过分压器的至少一个串联组件，并且第四n型HEMT的栅极被配置为接收第二电压。在一些实施例中，栅极驱动器包括串联耦合在电源电压节点和电源参考节点之间的第一和第二增强型n型HEMT，以及栅极驱动器被配置为在第一和第二n型HEMT之间的第一节点处生成第三信号。在一些实施例中，栅极驱动器还包括被配置为二极管的第三增强型n型HEMT和串联耦合在电源电压节点和第一节点之间的电容器件，以及耗尽型n型HEMT和第四增强型n型HEMT串联耦合在电源参考节点和第二节点之间，该第二节点在第三增强型n型HEMT和电容器件之间。在一些实施例中，栅极驱动器还包括被配置为二极管的耗尽型n型HEMT以及串联耦合在电源电压节点和电源参考节点之间的第三和第四增强型n型HEMT，第三增强型n型HEMT包括被配置为接收第一信号的栅极，第四增强型n型HEMT包括被配置为接收第二信号的栅极，以及第一或第二增强型n型HEMT包括栅极，该栅极被配置为接收在第三和第四增强型n型HEMT之间生成的电压。
在一些实施例中，IC包括耦合到第一电源电压节点的保护电路，该保护电路被配置为检测第一电源电压节点上的第一电源电压电平、耦合到第一电源电压节点和保护电路的栅极驱动器，以及耦合到栅极驱动器和第二电源电压节点的切换器件，该第二电源电压节点被配置为具有大于第一电源电压电平的第二电源电压电平。保护电路和栅极驱动器被配置为当第一电源电压电平等于或大于阈值电压电平时，基于栅极驱动器接收的输入信号来控制切换器件，以及当第一电源电压电平小于阈值电压电平时截止切换器件。在一些实施例中，保护电路、栅极驱动器和切换器件中的每个包括包含氮化镓(GaN)的增强型n型HEMT。在一些实施例中，保护电路包括分压器，被配置为基于第一电源电压电平生成第一电压；以及检测电路，包括第一增强型n型HEMT，被配置为响应于第一电压控制第一节点上的第二电压，以及第二增强型n型HEMT，被配置为响应于第一节点上的第二电压生成第一信号。在一些实施例中，栅极驱动器包括第三和第四增强型n型HEMT，被配置为响应于第一信号和输入信号控制第二节点上的第三电压；第五增强型n型HEMT，被配置为响应于第二节点上的第三电压在第三节点上生成第四电压；以及第六和第七增强型n型HEMT，被配置为响应于第三和第四电压生成第二信号，并且切换器件被配置为接收第二信号。在一些实施例中，栅极驱动器还包括第八增强型n型HEMT和布置为自举电路的电容器件，该自举电路被配置为使第四电压具有大于第一电源电压电平的电压电平。
在一些实施例中，操作驱动电路的方法包括在驱动电路处接收第一电源电压电平，响应于等于或大于阈值电压电平的第一电源电压电平而生成具有逻辑高电压电平的第一信号，并且响应于小于阈值电压电平的第一电源电压电平而生成具有逻辑低电压电平的第一信号，以及通过响应于具有逻辑高电压电平的第一信号跟踪输入信号并通过响应于具有逻辑低电压电平的第一信号生成预定电压电平来输出第二信号。在一些实施例中，接收第一电源电压电平包括使用分压器划分第一电源电压电平以生成第一电压，并且生成第一信号包括在第一n型HEMT的栅极处接收第一电压并使用第一HEMT来控制第二HEMT的栅极处的第二电压。在一些实施例中，使用分压器划分第一电源电压电平包括响应于小于阈值电压电平的电源电压电平而绕过分压器的至少一个串联组件。在一些实施例中，跟踪输入信号包括使用自举电路将n型HEMT的栅极驱动到大于第一电源电压电平的电压电平，并且生成预定电压电平包括截止n型HEMT。在一些实施例中，该方法还包括在包括切换器件的第二电路处接收第二电源电压电平，第二电源电压电平大于第一电源电压电平，响应于跟踪输入信号的第二信号操作切换器件，并响应于具有预定电压电平的第二信号截止切换器件。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种驱动电路，包括：
保护电路，耦合到电源电压节点，所述电源电压节点被配置为具有电源电压电平，所述保护电路被配置为
在所述电源电压电平等于或大于阈值电压电平时，生成具有第一逻辑电压电平的第一信号，以及
在所述电源电压电平小于所述阈值电压电平时，生成具有与所述第一逻辑电压电平不同的第二逻辑电压电平的所述第一信号；以及
栅极驱动器，被配置为
接收所述第一信号和所述第二信号，
当所述第一信号具有所述第一逻辑电压电平时，基于所述第二信号输出第三信号，以及
当所述第一信号具有第二逻辑电压电平时，输出具有所述第一逻辑电压电平或所述第二逻辑电压电平中预定的一个的所述第三信号。
2.根据权利要求1所述的驱动电路，其中：
所述保护电路包括串联耦合在所述电源电压节点和电源参考节点之间的第一n型高电子迁移率晶体管和第二n型高电子迁移率晶体管(HEMT)，以及
所述保护电路被配置为在第一n型高电子迁移率晶体管和第二n型高电子迁移率晶体管之间的节点处生成第一信号。
3.根据权利要求2所述的驱动电路，其中：
第一n型高电子迁移率晶体管是耗尽型高电子迁移率晶体管，被配置为二极管并耦合在所述电源电压节点和所述节点之间，以及
第二n型高电子迁移率晶体管是增强型高电子迁移率晶体管，耦合在所述节点和所述电源参考节点之间。
4.根据权利要求2所述的驱动电路，其中，所述保护电路还包括：
分压器，被配置为基于所述电源电压电平输出具有电压电平的第一电压；以及
第三n型高电子迁移率晶体管，被配置为基于所述电压电平控制所述第一n型高电子迁移率晶体管或所述第二n型高电子迁移率晶体管中的一个的栅极处的第二电压。
5.根据权利要求4所述的驱动电路，其中，所述分压器包括：
至少一个第一二极管器件，耦合在所述电源电压节点和被配置为生成所述第一电压的电压分接头之间；以及
至少一个第二二极管器件，耦合在所述电压分接头和所述电源参考节点之间。
6.根据权利要求5所述的驱动电路，其中，所述至少一个第一二极管器件或所述至少一个第二二极管器件中的至少一个包括被配置为二极管的增强型n型高电子迁移率晶体管。
7.根据权利要求4所述的驱动电路，其中：
所述分压器包括被配置为绕过所述分压器的至少一个串联组件的第四n型高电子迁移率晶体管；以及
所述第四n型高电子迁移率晶体管的栅极被配置为接收所述第二电压。
8.根据权利要求1所述的驱动电路，其中：
所述栅极驱动器包括串联耦合在所述电源电压节点和所述电源参考节点之间的第一增强型n型高电子迁移率晶体管和第二增强型n型高电子迁移率晶体管(HEMT)，以及
所述栅极驱动器被配置为在所述第一增强型n型高电子迁移率晶体管和所述第二增强型n型高电子迁移率晶体管之间的第一节点处生成所述第三信号。
9.一种集成电路(IC)，包括：
保护电路，耦合到所述第一电源电压节点，所述保护电路被配置为检测所述第一电源电压节点上的第一电源电压电平；
栅极驱动器，耦合到所述第一电源电压节点和所述保护电路；以及
切换器件，耦合到所述栅极驱动器和第二电源电压节点，所述第二电源电压节点被配置为具有大于所述第一电源电压电平的第二电源电压电平，
其中，所述保护电路和所述栅极驱动器被配置为：
当所述第一电源电压电平等于或大于阈值电压电平时，基于所述栅极驱动器接收的输入信号来控制所述切换器件，以及
当所述第一电源电压电平小于所述阈值电压电平时，截止所述切换器件。
10.一种操作驱动电路的方法，所述方法包括：
在驱动电路处接收第一电源电压电平；
响应于等于或大于阈值电压电平的所述第一电源电压电平而生成具有逻辑高电压电平的第一信号，并且响应于小于所述阈值电压电平的所述第一电源电压电平而生成具有逻辑低电压电平的所述第一信号；以及
通过响应于具有所述逻辑高电压电平的所述第一信号跟踪输入信号并通过响应于具有所述逻辑低电压电平的所述第一信号生成预定电压电平来输出第二信号。
CN201910696580.5A 2018-07-31 2019-07-30 集成电路、驱动电路及其操作方法 Active CN110784199B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201862712961P 2018-07-31 2018-07-31
US62/712,961 2018-07-31
US16/460,544 2019-07-02
US16/460,544 US11201613B2 (en) 2018-07-31 2019-07-02 Driver circuit and method of operating the same

Publications (2)

Publication Number Publication Date
CN110784199A true CN110784199A (zh) 2020-02-11
CN110784199B CN110784199B (zh) 2023-10-10

Family

ID=69229438

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910696580.5A Active CN110784199B (zh) 2018-07-31 2019-07-30 集成电路、驱动电路及其操作方法

Country Status (4)

Country Link
US (2) US11677393B2 (zh)
KR (1) KR102213409B1 (zh)
CN (1) CN110784199B (zh)
TW (1) TWI723470B (zh)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012164715A (ja) * 2011-02-03 2012-08-30 Sharp Corp ダイオード保護回路、ｌｎｂ、およびアンテナシステム
US20120224405A1 (en) * 2011-03-04 2012-09-06 Renesas Electronics Corporation Semiconductor device
CN103177679A (zh) * 2011-12-20 2013-06-26 谱瑞科技股份有限公司 具有低电压损耗的电平移位器
CN105027439A (zh) * 2013-03-06 2015-11-04 高通股份有限公司 带有低等待时间升压电路的电压电平移位器
CN107026642A (zh) * 2016-02-02 2017-08-08 三星电子株式会社 用于在低电压下操作的发射器电路和接收器电路

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4371645B2 (ja) * 2002-10-01 2009-11-25 三菱電機株式会社 半導体装置
TWI508037B (zh) 2009-09-10 2015-11-11 Semiconductor Energy Lab 半導體裝置和顯示裝置
JP5682269B2 (ja) 2010-12-06 2015-03-11 サンケン電気株式会社 ゲート駆動回路及び半導体装置
US20130154488A1 (en) * 2011-11-11 2013-06-20 Laurence P. Sadwick Dimmable LED Driver with Multiple Power Sources
KR101974024B1 (ko) 2012-11-26 2019-05-02 온세미컨덕터코리아 주식회사 저전압 차단 회로, 이를 포함하는 스위치 제어 회로 및 전력 공급 장치
US20150091539A1 (en) 2013-10-02 2015-04-02 Infineon Technologies Autria AG Half-bridge gate driver control
WO2015135072A1 (en) * 2014-03-12 2015-09-17 Gan Systems Inc. Power switching systems comprising high power e-mode gan transistors and driver circuitry
WO2016091593A1 (en) * 2014-12-09 2016-06-16 Merus Audio Aps A regulated high side gate driver circuit for power transistors
US20160372920A1 (en) * 2015-06-18 2016-12-22 Navitas Semiconductor, Inc. Integrated esd protection circuits in gan
WO2017100661A1 (en) 2015-12-11 2017-06-15 Freebird Semiconductor Corporation A multi-function power control circuit using enhancement mode gallium nitride (gan) high electron mobility transistors (hemts)
JP6356718B2 (ja) * 2016-03-14 2018-07-11 株式会社東芝 半導体装置
JP6649845B2 (ja) 2016-05-24 2020-02-19 ルネサスエレクトロニクス株式会社 半導体装置
US10084448B2 (en) 2016-06-08 2018-09-25 Eridan Communications, Inc. Driver interface methods and apparatus for switch-mode power converters, switch-mode power amplifiers, and other switch-based circuits
US10050621B2 (en) * 2016-09-29 2018-08-14 Taiwan Semiconductor Manufacturing Company Limited Low static current semiconductor device
US10715137B2 (en) * 2017-10-23 2020-07-14 Taiwan Semiconductor Manufacturing Company Limited Generating high dynamic voltage boost
US10734882B2 (en) * 2018-02-09 2020-08-04 Delta Electronics, Inc. Conversion circuit
US11309887B2 (en) 2018-02-09 2022-04-19 Delta Electronics, Inc. Conversion circuit
US10784768B2 (en) 2018-02-09 2020-09-22 Delta Electronics, Inc. Conversion circuit and conversion circuitry
US10784770B2 (en) 2018-02-09 2020-09-22 Delta Electronics, Inc. Conversion circuit
US11201613B2 (en) * 2018-07-31 2021-12-14 Taiwan Semiconductor Manufacturing Company, Ltd. Driver circuit and method of operating the same
TWI715167B (zh) * 2018-08-28 2021-01-01 美商高效電源轉換公司 基於GaN的高電流驅動器之故障安全停機技術
US10707840B2 (en) * 2018-09-26 2020-07-07 Infineon Technologies Ag Power stage with sequential power transistor gate charging
US10601302B1 (en) 2019-04-04 2020-03-24 Navitas Semiconductor, Inc. Bootstrap power supply circuit

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012164715A (ja) * 2011-02-03 2012-08-30 Sharp Corp ダイオード保護回路、ｌｎｂ、およびアンテナシステム
US20120224405A1 (en) * 2011-03-04 2012-09-06 Renesas Electronics Corporation Semiconductor device
CN103177679A (zh) * 2011-12-20 2013-06-26 谱瑞科技股份有限公司 具有低电压损耗的电平移位器
CN105027439A (zh) * 2013-03-06 2015-11-04 高通股份有限公司 带有低等待时间升压电路的电压电平移位器
CN107026642A (zh) * 2016-02-02 2017-08-08 三星电子株式会社 用于在低电压下操作的发射器电路和接收器电路

Also Published As

Publication number Publication date
TWI723470B (zh) 2021-04-01
CN110784199B (zh) 2023-10-10
US11955955B2 (en) 2024-04-09
KR20200014220A (ko) 2020-02-10
KR102213409B1 (ko) 2021-02-09
TW202021246A (zh) 2020-06-01
US20230275575A1 (en) 2023-08-31
US11677393B2 (en) 2023-06-13
US20210367590A1 (en) 2021-11-25

Similar Documents

Publication Publication Date Title
US11201613B2 (en) Driver circuit and method of operating the same
US8593211B2 (en) System and apparatus for driver circuit for protection of gates of GaN FETs
US20160372920A1 (en) Integrated esd protection circuits in gan
US11437990B2 (en) Generating high dynamic voltage boost
US8975939B2 (en) Voltage clamp circuit and integrated circuit incorporating same
US8373497B2 (en) System and method for preventing bipolar parasitic activation in a semiconductor circuit
US10804895B2 (en) Low static current semiconductor device
US8836380B2 (en) Bootstrap circuit
CN105575960B (zh) 用于芯片上静电放电保护方案的方法及电路
US8729927B2 (en) Cascode drive circuitry
US7692479B2 (en) Semiconductor integrated circuit device including charge pump circuit capable of suppressing noise
US9093914B2 (en) Bootstrap circuit and method for controlling the same
CN110784199B (zh) 集成电路、驱动电路及其操作方法
US11196421B2 (en) Logic circuit and circuit chip
US11057031B1 (en) Reliability in start up sequence for D-mode power FET driver
US8253477B2 (en) Voltage boost circuit without device overstress
CN111034048A (zh) 具有反向电流阻挡的传感器设备的高压输出驱动器
US20240154408A1 (en) Semiconductor device
Biagi et al. Universal output stage with reverse polarity protection for automotive applications

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant