CN110753856A - 用于超声应用的基于网格的数字微波束成形 - Google Patents

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Abstract

一种用于超声系统的数字微波束成形器装置包括多个互连的节点，其中一个或更多个节点对应于超声系统的至少一个通道。一个或更多个节点被配置成经由相应的波束成形数据路径与一个或更多个其他节点传送数据，并且一个或更多个节点耦接至由一个或更多个其他节点共享的数据输出总线。

Description

用于超声应用的基于网格的数字微波束成形
相关申请的交叉引用
本申请根据35 U.S.C.§119(e)要求于2017年6月19日提交的代理人案号为B1348.70045US00并且题为“MESH-BASED DIGITAL MICROBEAMFORMING FOR ULTRASOUNDAPPLICATIONS”的美国临时申请序列号62/521,750的权益，其全部内容在此通过引用并入本文中。
背景技术
本公开内容涉及超声成像和/或治疗。特别地，本公开内容涉及用于超声应用的基于网格的数字微波束成形。
超声设备可以用于执行诊断成像和/或治疗。超声成像可以用于查看内部软组织身体结构，以及找到疾病的根源或排除任何病理。超声设备使用具有相对于人类可听到的那些频率更高的频率的声波。通过使用探头将超声脉冲发送到组织中来产生超声图像。声波被组织反射，其中不同的组织反射不同程度的声音。这些反射的声波可以被记录并且作为图像被显示给操作者。声音信号的强度(幅度)和波行进通过身体所花费的时间提供用于产生图像的信息。
可以使用超声设备形成许多不同类型的图像。这些图像可以是实时图像。例如，可以生成以下图像，这些图像显示组织的二维剖面、血液流动、组织随时间的运动、血液的位置、特定分子的存在、组织的硬度或三维区域的解剖结构。
发明内容
在一个实施方式中，一种用于超声系统的数字微波束成形器装置包括多个互连的节点，一个或更多个节点对应于超声系统的单个通道；被配置成经由相应的波束成形数据路径与一个或更多个其他节点传送波束成形数据的一个或更多个节点；以及耦接至由一个或更多个其他节点共享的数据输出总线的一个或更多个节点。
在另一实施方式中，超声系统包括其上形成有集成电路系统和超声换能器的互补金属氧化物半导体(CMOS)小片(die)(有时在本文中简称为“MOS”小片)，该集成电路系统还包括数字微波束成形器装置，该数字微波束成形器装置具有多个互连的节点，一个或更多个节点对应于超声系统的单个通道；被配置成经由相应的波束成形数据路径与一个或更多个其他节点传送波束成形数据的一个或更多个节点；以及耦接至由一个或更多个其他节点共享的数据输出总线的一个或更多个节点。
附图说明
将参照以下附图来描述所公开技术的各个方面和实施方式。应当理解，附图不一定按比例绘制。出现在多个附图中的项在它们出现的所有附图中通过相同的附图标记指示。
图1是根据示例性实施方式的包括基于网格的数字微波束成形器的单片式超声设备的示意性框图；
图2是更详细地示出图1的某些部件的示意性框图；
图3是根据示例性实施方式的基于网格的数字微波束成形器的示意图；
图4是根据另一示例性实施方式的基于网格的数字微波束成形器的示意图；
图5是更详细地示出根据示例性实施方式的图3的单个微波束成形器网格单元的架构的示意图；
图6是更详细地示出图4的单个微波束成形器网格单元的示意图；
图7是更详细地示出根据另一示例性实施方式的图4的单个微波束成形器网格单元的架构的示意图；
图8是更详细地示出图7的单个微波束成形器网格单元的示意图；
图9是图3的基于网格的数字微波束成形器的示意图，其被突出显示以说明使用四个单个微波束成形器网格单元的组合动态地配置的示例性子阵列；
图10是示出由图9中示出的子阵列执行的延迟操作的一种可能的实现的示意图；
图11是示出由图9中示出的子阵列执行的延迟操作的另一种可能的实现的示意图；
图12是示出由图9中示出的子阵列执行的延迟操作的另一种可能的实现的示意图；以及
图13是示出图12在下一个时间序列之后的实现的示意图。
具体实施方式
下文参照附图更全面地描述本公开内容的实施方式，在附图中示出了本公开内容的一些实施方式但非所有实施方式。实际上，本公开内容可以以许多不同的形式来实施，并且不应当被解释为限于本文中阐述的实施方式。相反，提供这些实施方式使得本公开内容清楚地满足适用的法律要求。相同的附图标记始终指代相同的元件。
在大型二维相控阵超声系统中，将所有数据从独立的传感器传送至图像处理和重建系统会非常昂贵。用于减少通道数的一种方法是通过将二维阵列划分为较小的二维子阵列来执行靠近传感器节点的图像形成过程的一部分。然后将子阵列内的通道延迟并组合以产生关于整个子阵列的一个信号。为了创建高质量的图像，在子阵列内组合信号的方法类似于由下游处理使用以形成完整图像的波束成形过程。这种方法能够利用集成的接收器设备的显著较低的带宽实现3D实时超声成像(或具有较好的切片选择和分辨率的实时、较高质量的2D成像)。
使用低功率集成模数转换器(ADC)架构，可以对来自阵列中的每个通道的信号进行本地数字化。本文公开了一种对子阵列内的数字化元件执行微波束成形的方法。简而言之，该方法采用分布式网格，在分布式网格中，一个或更多个节点能够组合并递增地延迟来自其相邻节点的信号，并且在一些实施方式中，一个或更多个节点能够组合并递增地延迟来自其相邻节点的信号。网格的配置是完全可编程的。这样的数字微波束成形器的优点包括，例如，配置子阵列几何形状的灵活性以及波束成形器的更快的设计时间(与模拟波束成形器相比)。
波束成形是指使来自多个通道的信号延迟以使信号在给定方向上进行声学对准的操作。例如，在具有用于聚焦在成像场景中的特定点处的延迟的线性换能器阵列中，中心元件比外部元件延迟得多。在微波束成形架构中，整个阵列的延迟被分解为精细的子阵列内延迟分布和粗糙的子阵列间延迟分布。当对微波束成形的子阵列信号执行最终波束成形时，最终结果(至一阶)等于完全波束成形的结果。优点在于，更少的通道从传感器设备(包括集成的接收电子器件和微波束成形器)传送至处理设备。
图1示出了实施本文中描述的技术的各个方面的单片式超声设备100的说明性示例。如图所示，设备100可以包括一个或更多个换能器布置(例如，阵列)102、发送(TX)电路系统104、接收(RX)电路系统106、数字微波束成形器电路108、定时和控制电路110、信号调节/处理电路112、电力管理电路114和可选地高强度聚焦超声(HIFU)控制器116。在示出的实施方式中，所有示出的元件形成在单个半导体小片118上。然而，应当理解，在可替选实施方式中，示出的元件中的一个或更多个元件可以替代地位于片外，例如位于不同的小片上。还应当理解，可以以许多方式中的任何一种来执行示出的部件中的一个或更多个部件之间的通信。在一些实施方式中，例如，可以使用如由统一北桥所采用的一个或更多个高速总线(未示出)来实现高速芯片内的通信或与一个或更多个片外部件的通信。
一个或更多个换能器阵列102可以采取许多形式中的任何一种形式，并且本技术的各方面并不一定要求使用任何特定类型或布置的换能器单元或换能器元件。实际上，尽管在本说明书中使用术语“阵列”，但是应当理解，在一些实施方式中，换能器元件可以不以阵列形式来组织，而是替代地可以以一些非阵列方式来布置。在各种实施方式中，阵列102中的换能器元件中的每个可以例如包括一个或更多个电容式微机械超声换能器(CMUT)、一个或更多个CMOS超声换能器(CUT)、一个或更多个压电微机械超声换能器(PMUT)以及/或者一个或更多个其他合适的超声换能器单元。在一些实施方式中，换能器阵列102的换能器元件可以与TX电路系统104和/或RX电路系统106的电子器件形成在同一芯片上。在一些实施方式中，换能器元件102、TX电路系统104和RX电路系统106可以集成在单个超声探头中。在一些实施方式中，单个超声探头可以是手持式探头。在其他实施方式中，单个超声探头可以实施在能够耦接至患者的贴片中，或者实施在患者可以摄取的药丸中。贴片可以被配置成将由该贴片收集的数据无线地发送至一个或更多个外部设备以进行进一步处理。
CUT可以例如包括形成在CMOS(或“MOS”)晶片中的腔，在该腔上覆盖有膜，并且在一些实施方式中，该膜将该腔密封。可以设置电极以从覆盖的腔结构创建换能器单元。COMS晶片可以包括集成电路系统，换能器单元可以连接至该集成电路系统。换能器单元和COMS晶片可以单片式地集成，从而在单个基板(COMS晶片)上形成集成超声换能器单元和集成电路。换能器单元还可以经由一个或更多个中介层基板诸如电基板与CMOS晶片耦接。
TX电路系统104可以例如生成驱动(一个或多个)驱动换能器阵列102的各个元件或(一个或多个)换能器阵列102内的一个或更多个元件组以生成用于成像的声学信号的脉冲。另一方面，RX电路系统106可以在声学信号撞击这样的元件时接收并且处理由(一个或多个)换能器阵列102的各个元件生成的电子信号。在下文中描述关于数字微波束成形器电路108的更多细节。
在一些实施方式中，定时和控制电路110可以例如负责生成用于同步和协调设备100中的其他元件的操作的所有定时信号和控制信号。在示出的示例中，定时和控制电路110由提供至输入端口120的单个时钟信号CLK驱动。时钟信号CLK可以例如是用于驱动片上电路部件中的一个或更多个的高频时钟。在一些实施方式中，时钟信号CLK可以例如是用于驱动信号调节/处理电路110中的高速串行输出设备(未在图1中示出)的1.5625GHz或2.5GHz时钟或者用于驱动小片118上的其他数字部件的20Mhz或40MHz时钟，并且定时和控制电路110可以在必要时对时钟CLK进行除运算或乘运算以驱动小片118上的其他部件。在其他实施方式中，可以从片外源向定时和控制电路110单独地提供不同频率的两个或更多个时钟(诸如上面提及的那些)。
电力管理电路120可以例如负责将来自片外源(未示出)的一个或更多个输入电压VIN转换成执行芯片的操作所需的电压，以及另外负责管理设备100内的电力消耗。在一些实施方式中，例如可以将单个电压(例如，12V、80V、100V、120V等)提供至芯片，并且电力管理电路114可以在必要时使用充电泵电路或经由一些其他DC至DC电压转换机制来提高或降低电压。在其他实施方式中，可以将多个不同的电压单独地提供至电力管理电路114以用于处理和/或分配给其他片上部件。
如图1中所示，在一些实施方式中，可以将HIFU控制器116集成在小片118上，以使得能够经由(一个或多个)换能器阵列102的一个或更多个元件生成HIFU信号。在其他实施方式中，用于驱动(一个或多个)换能器阵列102的HIFU控制器可以位于片外，或甚至位于与设备100分离的设备内。也就是说，本公开内容的各方面涉及提供具有和不具有超声成像能力的片上超声HIFU系统。然而，应当理解，一些实施方式可以不具有任何HIFU能力，因此可以不包括HIFU控制器116。
此外，应当理解，在提供HIFU功能的那些实施方式中，HIFU控制器116可以不表示不同的电路系统。例如，在一些实施方式中，图1的其余电路系统(除了HIFU控制器120以外)可以适于提供超声成像功能和/或HIFU，即，在一些实施方式中，同一共享的电路系统可以操作为成像系统和/或用于HIFU。是否表现出成像或HIFU功能可以取决于提供给系统的电力。HIFU通常在比超声成像更高的电力下操作。因此，给系统提供适于成像应用的第一电力电平(或电压电平)可以使系统操作为成像系统，而提供更高的电力电平(或电压电平)可以使系统操作用于HIFU。在一些实施方式中，可以由片外控制电路系统来提供这样的电力管理。
除了使用不同的电力电平以外，成像应用和HIFU应用可以使用不同的波形。因此，可以使用波形生成电路系统来提供合适的波形用于使系统操作为成像系统或HIFU系统。
在一些实施方式中，系统可以操作为成像系统和HIFU系统二者(例如，能够提供图像引导的HIFU)。在一些这样的实施方式中，可以在使用合适的定时序列来控制两种模式之间的操作的情况下使用同一片上电路系统来提供两种功能。
在示出的示例中，一个或更多个输出端口122可以输出由信号调节/处理电路112的一个或更多个部件生成的高速串行数据流。这样的数据流可以例如由集成在小片118上的一个或更多个USB 3.0模块和/或一个或更多个10GB、40GB或100GB以太网模块生成。在一些实施方式中，可以将在输出端口122上产生的信号流馈送至计算机、平板电脑或智能电话，以生成和/或显示2维、3维和/或断层摄影图像。在将图像形成能力并入信号调节/处理电路112中的实施方式中，仅具有可用于应用执行的有限量的处理电力和存储器的甚至相对低电力的设备如智能电话或平板电脑也可以仅使用来自输出端口122的串行数据流来显示图像。如上所述，使用片上模数转换和高速串行数据链路来卸载数字数据流是有助于促进根据本文中描述的技术的一些实施方式的“片上超声”解决方案的特征之一。
设备100诸如图1中示出的设备可以用于多种成像和/或治疗(例如，HIFU)应用中的任何一种中，并且本文中讨论的特定示例不应被视为限制。在一个说明性实现中，例如，包括CMUT元件的N×M平面或基本上平面的阵列的成像设备本身可以用于通过以下操作来获取受摄体例如人的腹部的超声图像：在一个或更多个发送阶段期间(一起或独立地)激励(一个或多个)阵列102中的元件中的一些或全部；并且在一个或更多个接收阶段期间接收和处理由(一个或多个)阵列102中的元件中的一些或全部生成的信号，使得在每个接收阶段期间，CMUT元件感测由受摄体反射的声学信号。在其他实现中，(一个或多个)阵列102中的元件中的一些元件可以仅用于发送声学信号，并且同时相同的(一个或多个)阵列102中的其他元件可以仅用于接收声学信号。
此外，在一些实现中，单个成像设备可以包括各个设备的P×Q阵列或者CMUT元件的各个N×M平面阵列的P×Q阵列，这些部件可以并行、依次或根据一些其他定时方案来操作，以使得能够从可以在单个设备100中或单个小片114上实施的更多数量的CMUT元件累积数据。
在又一些实现中，一对成像设备可以被定位成横跨受摄体，使得在受摄体的一侧上的成像设备的(一个或多个)设备100中的一个或更多个CMUT元件可以感测由在受摄体的另一侧上的成像设备的(一个或多个)设备100中的一个或更多个CMUT元件生成的声学信号，以达到这样的脉冲基本上不被受摄体衰减的程度。此外，在一些实现中，可以使用同一设备100来测量从其自身的CMUT元件中的一个或更多个CMUT元件散射的声学信号以及从布置在受摄体的相对侧上的成像设备中的CMUT元件中的一个或更多个CMUT元件发送的声学信号二者。
图2是示出在一些实施方式中用于给定换能器元件202的TX电路系统104和RX电路系统106可以如何用于激励换能器元件202以发射超声脉冲或者接收和处理来自换能器元件202的表示由换能器元件感测的超声脉冲的信号的框图。在一些实现中，可以在“发送”阶段期间使用TX电路系统104，并且可以在与发送阶段不交叠的“接收”阶段期间使用RX电路系统。在各种实施方式中，TX电路系统104和/或RX电路系统106可以包括与单个换能器单元(例如，CUT或CMUT)、单个换能器元件202内的两个或更多个换能器单元的组、包括换能器单元的组的单个换能器元件202、阵列102内的两个或更多个换能器元件202的组、或换能器元件202的整个阵列102相关联的TX电路和/或RX电路。
在图2中示出的示例中，对于(一个或多个)阵列102中的每个换能器元件202，TX电路系统104/RX电路系统106包括单独的TX电路和单独的RX电路，但是仅存在定时和控制电路110、数字微波束成形器电路108和信号调节/处理电路112中的每一个的一个实例。因此，在这样的实现中，定时和控制电路110可以负责同步及协调小片118上的所有TX电路系统104/RX电路系统106组合的操作，并且信号调节/处理电路112可以负责处理来自小片118上的所有RX电路系统106的输入。在其他实施方式中，可以为每个换能器元件202或为换能器元件202的组复制定时和控制电路110。再次，在下文中描述关于数字微波束成形器电路108的更多细节。
如图2中所示，除了生成和/或分配时钟信号以驱动设备100中的各种数字部件以外，定时和控制电路110可以输出“TX使能”信号以启动TX电路系统104的每个TX电路的操作，或者输出“RX使能”信号以启动RX电路系统106的每个RX电路的操作。在示出的示例中，在TX电路系统104被启动之前，RX电路系统106中的开关204可以总是断开的，以防止TX电路系统104的输出驱动RX电路系统106。可以在启动RX电路系统106的操作时闭合开关204，以使得RX电路系统106能够接收并且处理由换能器元件202生成的信号。
如图所示，用于相应换能器元件202的TX电路系统104可以包括波形生成器206和脉冲发生器208二者。波形生成器206可以例如负责生成要应用于脉冲发生器208的波形，以使脉冲发生器208将驱动信号输出至与生成的波形相对应的换能器元件202。
在图2中示出的示例中，用于相应换能器元件202的RX电路系统106包括模拟处理块210(其提供诸如例如偏移抵消和时间增益补偿(TGC)的功能)、模数转换器(ADC)212和数字处理块214。ADC 212可以例如包括8位、10位或12位、20Msps、25Msps、40Msps、50Msps或80Msps ADC。
在数字处理块214中(以及在下文中描述的数字微波束成形器电路108中)进行处理之后，将小片118上的所有RX电路(在本示例中，RX电路的数量等于芯片上换能器元件204的数量)的输出馈送至信号调节/处理电路112中的多路复用器(MUX)216。在其他实施方式中，换能器元件的数量可以大于RX电路的数量，并且若干换能器元件向单个RX电路提供信号。MUX 216对来自RX电路的数字数据进行多路复用，并且将MUX 216的输出馈送至信号调节/处理电路110中的多路复用数字处理块218，以用于在例如经由一个或更多个高速串行输出端口122将数据从小片118输出之前进行最后处理。MUX 216是可选的，并且在一些实施方式中执行并行信号处理。可以在块之间或块内的任何接口处、在芯片之间的任何接口处和/或至主机的任何接口处设置高速串行数据端口。模拟处理块210、数字处理块214和/或数字微波束成形器电路108中的各种部件可以减少需要经由高速串行数据链路或以其他方式从小片118输出的数据量。因此，在一些实施方式中，例如模拟处理块210和/或数字处理块214中的一个或更多个部件可以用于使RX电路系统106能够以改进的信噪比(SNR)并且以与多种波形兼容的方式来接收所发送的和/或散射的超声压力波。因此，在一些实施方式中，包括这样的元件可以进一步促进和/或增强所公开的“片上超声”解决方案。
现在参照图3，示出了用于数字微波束成形器电路108的示例性网格拓扑的示意性框图。如图所示，数字微波束成形器电路108包括多个互连的节点，在下文中也称为“微波束成形器网格单元”或更简单地称为“网格单元”302。一个或更多个网格单元302对应于单个数字化通道(传感器元件)。对于至少一个(例如，两个或更多个，并且在一些实施方式中每个)网格单元302，存在波束成形操作中涉及的两种通用类型的数据信号路径。在示出的示例中，细双向箭头304表示通过每个网格单元302的可用波束成形数据路径，而粗单向箭头指示共享的数据输出总线306的数据卸载路径。在图3中描绘的实施方式中，波束成形路径允许每个网格单元302将其数据流传递至其4个直接相邻的网格单元302中的每个。例如，定位在列/行位置(n，m)处的网格单元302可以与其相邻列(n-1，m)和(n+1，m)中的邻居以及与其相邻行(n，m-1)和(n，m+1)中的邻居直接传送波束成形数据。此外，在示出的实施方式中，布置在给定列中的网格单元302共享公共的数据输出总线306。然而，也设想了用于共享数据输出总线306的其他布置(例如，通过行或其他布置)。
在可替选实施方式中，一个或更多个(例如，两个或更多个，并且在一些实施方式中每个)网格单元302可以与另外的邻居直接传送波束成形数据。例如，如图4中所示，定位在列/行位置(n，m)处的网格单元302另外与“对角地”设置的邻居通信。因此，至少一个(例如，两个或更多个，并且在一些实施方式中每个)网格单元302与8个相邻的网格单元302传送波束成形数据。然而，将理解，也设想了其他互连方案。例如，在更一般的实施方式中，网格单元302可以与接近性无关地与一个或更多个其他网格单元302传送波束成形数据。
出于清楚和简单的目的，在图3和图4中仅描绘了数据信号路径。也就是说，在图3和图4中未描绘其他连接诸如控制信号路径，而是替代地在下文中更详细地示出。
现在参照图5，示出了单个微波束成形器网格单元302的示意性框图。图5中示出的实施方式对应于图3的配置，在该配置中，网格单元302与4个相邻的网格单元302传送波束成形数据。如图5中特别示出的，来自4个相邻的网格单元302的输入波束成形数据由信号data_in[0]、data_in[1]、data_in[2]和data_in[3]表示。相应地，至4个相邻的网格单元302的输出波束成形数据由信号data_out[0]、data_out[1]、data_out[2]和data_out[3]表示。应当理解，对于诸如图4中的拓扑，将存在至给定网格单元302的另外数据输入和来自给定网格单元302的另外数据输出(例如，data_in[0]......data_in[7]、data_out[0]......data_out[7])。在该非限制性示例中，每个网格单元302还从相应的换能器元件接收由信号adc_in表示的其自身的数字化通道数据，以及接收常数“0”作为向其输入的另一波束成形数据。图3中的前述数据输出总线306在图5中由箭头bus_in和bus_out表示。除了示出波束成形数据路径和卸载数据路径以外，图5还描绘了作为至每个网格单元302的输入而接收的控制信号。在下面进一步详细描述这些控制信号，其包括sel_0、sel_1、read_sel、write_sel、bus_sel和clk/rst。
可以参照图6进一步理解图3和图5的微波束成形网格单元302的操作，图6进一步详细示出了微波束成形网格单元架构。如图6中所示并如上所述，至少一个(例如，两个或更多个，并且在一些实施方式中每个)网格单元302可以由一个或更多个延迟网格单元控制信号控制，这些延迟网格单元控制信号由数字微波束成形器网格单元控制信号块600共同提供给网格单元302。块600可以使用与其上集成有延迟网格单元302的单个基板设备集成的一个或更多个“片上”部件，通过耦接至单个基板超声设备但不与其集成的一个或更多个“片外”部件诸如一个或更多个计算设备或者通过一个或更多片上部件和一个或更多个片外部件来实现。
如图6中进一步所示，网格单元302包括数字延迟单元602和算术逻辑单元(例如，加法器、减法器或其他布尔逻辑设备)604。第一多路复用器606被配置成经由控制信号sel_0选择六个数据输入信号adc_in、data_in[0]、data_in[1]、data_in[2]、data_in[3]和“0”中的哪个作为第一输入直接传递给加法器604。第二多路复用器608经由控制信号sel_1选择相同的六个数据输入信号adc_in、data_in[0]、data_in[1]、data_in[2]、data_in[3]和“0”中的哪个在将其延迟版本作为第二输入传递给加法器604之前被馈送给数字延迟单元602。另外，第三多路复用器610(“输出Mux”)用作数据卸载控制器，以动态地选择适当的时间段以将数据注入到共享的数据输出总线(bus_in/bus_out)上。
本质上，微波束成形网格单元302的操作是使第一数据输入流612(选自相邻节点或选自本地通道ADC)延迟，将所得的延迟的第一数据输入流612'与第二数据输入流614(选自相邻节点或选自本地通道ADC)相加，并将所得的求和后的数据流616发送至相邻节点中的每个(相邻节点中的任何一个可能使用或可能不使用所得的输入流进行其自身的延迟计算)。该能力允许构建逐渐精细的延迟分布。因为相邻换能器元件之间的最大延迟显著小于跨阵列孔径内的单元以及甚至跨子阵列的最大延迟，所以可以实现相对小的延迟单元。数字延迟单元602的操作可以与ADC输入采样率相当。可选地，对于这些延迟可能需要更精细的分辨率，这可以通过在ADC之后包括内插器(未示出)或通过使用更精细的时钟来选择ADC的采样相位(在计算资源上成本较低)来实现。除了控制数字延迟单元602的控制信号(write_sel、read_sel)之外，该精细延迟可以是固定的或动态的。
在所描绘的示例性实施方式中，数字延迟单元602包括：缓冲器618；写入选择电路系统620，其被配置成(响应于write_sel控制信号)控制缓冲器618中的要写入第一数据输入流612的(一个或多个)位置；以及读取选择电路系统622，其被配置成(响应于read_sel控制信号)控制缓冲器618中的从其读取信号的(一个或多个)位置，该信号要作为延迟的第一数据输入流612'(即，第二数据输入流)被提供给加法器604。应当理解，数字延迟单元602仅表示延迟单元的一种可能的实施方式，并且可以以任何其他合适的方式来实现延迟单元，因为本文中描述的技术的方面在此方面不受限制。
在一些实施方式中，缓冲器618可以实现为移位寄存器。在这样的实施方式中，写入选择电路系统620和读取选择电路系统622中的每个可以使用一个或更多个多路复用器来实现，所述一个或更多个多路复用器分别被配置成选择缓冲器618中的向其写入输入信号和从其读取输出信号的(一个或多个)位置。在其他实施方式中，缓冲器618可以被实现为可寻址存储器。在这样的实施方式中，写入选择电路系统620和读取选择电路系统622中的每个可以被配置成使用一个或更多个指针来选择缓冲器618中的向其写入输入信号和从其读取输出信号的(一个或多个)位置。指针可以以任何合适的方式递增，因为本文中提供的技术的方面在此方面不受限制。还应当理解，缓冲器618不限于被实现为移位寄存器或可寻址存储器，并且可以以任何其他合适的方式来实现。不管实现缓冲器618的方式如何，其可以被配置成存储任何合适大小的输入信号。作为一个非限制性示例，缓冲器618可以被配置成存储10个或更少的值，20个或更少的值，30个或更少的值，50个或更少的值，100个或更少的值，10至100个值，50至500个值，100至1000个值，500至1000个值或任何其他合适数量的值。反过来，每个值可以由任何合适数量的位(例如，一位、两位、四位、八位、16位、32位、64位、128位、256位等)组成。
更广义地说，数字延迟单元602可以用存储器(无论是一组寄存器、高速缓存还是共享存储器)和控制逻辑来实例化，在该控制逻辑中以轮询方式(其他术语包括循环执行或协作多任务方式)将数据写入存储器或从存储器中检索数据。例如，可以将管理控制逻辑与操作方案之间的相对选择确定为诸如功率、定时或其他基础设施考虑的特性之间的折衷。在一个实施方式中，可以通过使用于正被写入的数据的写入指针和用于正被读取的数据的读取指针递增来完成调度控制。写入指针和读取指针可以在控制逻辑中共同或独立地递增。在一些实施方式中，可以利用写入选择器将数据放置在缓冲器中，然后以已知的速度在缓冲器中移动数据通过缓冲器，并通过读取选择器在缓冲器中的某个点处检索数据。应理解，可以选择混合方法来平衡折衷。
此外，控制逻辑可以在读取操作与写入操作之间实现任意数量的延迟(例如，循环数)。在一个实施方式中，当新数据被写入数字延迟单元602时，数据可以被覆盖。在另一实施方式中，当从数字延迟单元602中读取数据时，数据可以被删除。因此，实现数字微波束成形延迟的总数可以被视为“簿记”问题。数字微波束成形延迟可以被控制为所有元件之间的固定延迟，或者可以在获取时间内动态地变化。在这些情况下，数字控制器可以基于通道数据的几何位置或者甚至基于模型诸如多项式或混合函数的更新来计算相对延迟。
尽管未具体示出，但是控制逻辑还可以通过以如下系统时钟触发ADC采样来控制多相触发的ADC，该系统时钟被编程为其时间延迟分辨率比ADC采样率分辨率更精细。这有效地允许了由硬件采样控制并入的内插采样延迟。用硬件设计的精细延迟线可以细分ADC进行采样转换的较大采样间隔的周期之间的时间间隔。一组可编程寄存器可以控制在特定细分时间间隔内选择的精细延迟线，在该时间间隔内触发ADC采样转换。通常，采样转换将比较大的采样周期短，但是应理解，可以一致使用多个ADC来多路复用信号并实现较短的采样周期。控制架构的一个可能特征是能够用粗糙延迟控制细分精细延迟控制的部件，以一起实现期望的累积延迟。虽然存在若干方法来完成这一点，但一种有利的方法可能是使用基数为2的分数，其中，一组最低有效位代表分数(更精细)延迟，以及一组最高有效位代表粗糙的延迟。以这种方式，可以使用统一的延迟数字计算，而无需另外的计算或硬件开销。
还应当理解，每个系统或ADC时钟周期可以在任何一个或更多个存储器位置上执行一次或更多次写入和/或读取。具有多次写入和/或读取的一种示例性场景是在采样之间执行内插时。在对数据进行内插的情况下，可以使用两个或更多个采样进行内插计算。每个采样可以存储在本地或具有多读取/写入访问的数字数据管道内。通常，可以以队列方式(例如，先进先出，FIFO)来写入和读取数据。此外，可以在架构内采用多进多出(MIMO)、单进多出(SIMO)或多进单出(MISO)写入-读取方法。
还应理解，模拟微波束成形的概念可以与数字微波束成形方法组合，其中，通过模拟电路系统的信号数据的模拟组合在ADC和数字微波束成形器之前。ADC之前的信号的模拟组合的一个这样的示例是有符号的求平均放大器(参考交叉耦合开关专利)。另一个这样的示例是具有定时控制电路系统以执行多阶段微波束成形器的第一阶段的开关电容式存储阵列，其中，后续的波束成形阶段被数字化地完成。
微波束成形网格单元302的将被求和(或其他操作，例如，多路复用、流送和/或缓冲)的输入的特定数量可以根据需要而变化，而与用于执行计算的时钟周期的数量无关。例如，图7和图8是示出根据可替选实施方式的图4的微波束成形网格单元302的操作的示意图。为了便于说明，关于其他实施方式的类似的部件由相同的附图标记表示。通过与先前描述的实施方式进行比较，网格单元302包括额外的多路复用器802(图7)，该多路复用器802经由控制信号sel_2选择九个数据输入信号adc_in、data_in[0]、data_in[1]、data_in[2]、data_in[3]、data_in[4]、data_in[5]、data_in[6]、data_in[7]和“0”中的哪个作为第三数据输入流804直接传递给加法器604。另外的网格数据内部连通性允许在各种配置的子阵列元件上进行波束成形。
可以在架构中执行多周期操作，来以时分复用方式将来自多个源的输入接受到多路复用器中。这可以用作3输入变量的替选方案。在这样的场景下，提供给网格单元302的系统时钟频率以高于ADC速率的频率的速率运行。例如，系统时钟速率可以是ADC速率的频率的两倍，其中，ADC输入在第一奇数周期被提供，而另一相邻的输入数据在第二偶数周期被提供。控制逻辑可以根据需要组合奇数周期数据和偶数周期数据，以有效地在多个输入之间重新使用求和(或ALU)硬件。在这种场景下，图6中的架构的以ADC时钟速率的两倍的系统时钟速率运行的硬件每ADC采样可以最多将两对值加在一起，或者可选地，经由控制逻辑可以操作为将三个值相加在一起的累加器。类似地，可以控制图8中的架构的硬件，以使每ADC时钟周期最多相加五个值。应理解，可以将任何一组附加的ALU操作(例如，加法器、减法器、乘法器等)添加到该单元，以促进多输入并行化。
不管具体的网格单元架构如何，例如，数字微波束成形器108的子阵列可以动态地被配置成使得数据从具有更多延迟的(一个或多个)节点移动，并且聚合到具有更少延迟的(一个或多个)节点中。相反，具有更少延迟的(一个或多个)节点可以聚合到具有更多延迟的(一个或多个)节点中。此时，可以通过一些其他机制来卸载数据。更具体地，为了将数据从子阵列中的最终聚合节点中拉出，另一数据路径用于在不干扰其他子阵列波束成形器的情况下将数据流式传送出。在示例性实施方式中，使用卸载数据总线(bus_out)，该总线可以以比微波束成形管线更高的数据速率运行。因此，多个子阵列可以共享同一数据卸载总线。在这种情况下，应当针对用于输出mux 610的bus_sel控制信号实现仔细的控制，以便适当地定时数据卸载路径的支持。在甚至更多子阵列需要共享路径的情况下，那么也可以实现多个数据卸载路径。
现在参照图9，图3的基于网格的数字微波束成形器108的示意图被再现并被突出显示以示出使用四个单独的微波束成形器网格单元302的组合动态地配置的示例性子阵列。再次应当理解，子阵列中的网格单元302的具体数量和布置仅是示例性的。在此，子阵列中配置的四个网格单元302被阴影化并标记为节点1、节点2、节点3和节点4(其中每个节点/网格单元302对应于特定的ADC通道)。此外，在该示例中，数字微波束成形器子阵列被配置成执行以下操作：节点1接收其自己的通道数据，输出通道数据的延迟版本，但是不将其延迟的通道数据与来自另一网格单元的数据求和。节点1的输出数据被输入至节点2，节点2也接收其自己的通道数据，生成该通道数据的延迟版本并将其与节点1的输出数据求和。然后将来自节点2的求和后的输出数据输入至节点3。类似地，节点3接收其自己的通道数据，生成该通道数据的延迟版本并将其与节点2的输出数据求和。然后将来自节点3的求和后的输出数据输入至节点4。最后，节点4接收其自己的通道数据，并将其与节点3的输出数据求和。在这种情况下，节点4的输出是子阵列的输出，并在数据输出总线306上被卸载。
为了进一步示出图9的示例性子阵列中的一个或更多个(例如，每个)网格单元302(节点)如何操作以执行给定的延迟和求和操作的示例，可以参照图10至图13。图10至图13中描绘的实施方式呈现了关于如何执行以下示例性微波束成形的输出的变型：
输出(t)＝ADC4(t)+ADC3(t-5)+ADC2(t-9)+ADC1(t-12)；
其中，ADC4是节点4的通道数据，ADC3是节点3的通道数据，ADC2是节点2的通道数据，以及ADC1是图9中的节点1的通道数据。从以上等式将注意到，说明性子阵列被配置成对ADC4数据的无延迟版本与ADC3数据的偏移延迟5、ADC2数据的偏移延迟9以及ADC1数据的偏移延迟12进行求和。从图10至图13中也将注意到，此功能是针对子阵列中的4个连接节点使用不同的延迟设置来实现的。例如，节点1的偏移延迟为1，节点2的偏移延迟为2，节点3的偏移延迟为4，以及节点4的偏移延迟为5。尽管在所描述的实施方式中每个节点的延迟设置是固定的，但是应当理解，对于一个或更多个节点也可以实现时变延迟设置。示出的示例显示了延迟如何在节点内按顺序累积，其中，节点1的偏移延迟表示相对于其他节点的最大延迟量，而节点4的偏移延迟表示相对于其他节点的最小延迟量。还将理解，可以在不是专门配置的子阵列的一部分的节点之前和/或之后添加另外的延迟。
现在具体参照图10，示出了示出由图9中示出的子阵列执行的上述延迟操作的一种可能的实现的示意图。在该实施方式中，至子阵列中的各个节点的每个延迟单元602的输入数据流被馈送至延迟单元602的缓冲器中的第一位置。此外，在每个节点内，馈送给加法器604的每个延迟单元602的输出取自缓冲器中的与为该延迟单元602设置的本地延迟相对应的位置。因此，在示例实施方式中，用于节点1的延迟单元602具有本地延迟1，因为其输入数据通过1个延迟元件移位；用于节点2的延迟单元602具有本地延迟2，因为其输入数据通过2个延迟元件移位；用于节点3的延迟单元602具有本地延迟4，因为其输入数据通过4个延迟元件移位；以及用于节点4的延迟单元602具有本地延迟5，因为其输入数据通过1个延迟元件。因此，通过检查示意图，可以看出ADC1通道数据通过节点1缓冲器的1个延迟元件，通过节点2缓冲器的2个延迟元件，通过节点3缓冲器的4个延迟元件以及通过节点4缓冲器的5个延迟元件移位，通过总共12个延迟元件移位。另外，ADC2通道数据通过节点3缓冲器的4个延迟元件以及通过节点4缓冲器的5个延迟元件移位，通过总共9个延迟元件移位。ADC3通道数据通过节点4缓冲器的5个延迟元件移位，而ADC4通道数据不延迟地传递至输出数据总线。
图11示出了图10的子阵列配置的变型。在该实施方式中，至子阵列中各个节点的每个延迟单元602的输入数据流被馈送至与该延迟单元602提供的本地延迟相对应的位置。此外，在每个节点内，馈送给加法器604的每个延迟单元602的输出取自缓冲器中的最后位置。然而，无论延迟单元602的缓冲器中的向其写入数据和从其读取数据的位置如何，图10和图11的延迟和求和功能是相同的。
图12和图13示出了通过使用移位的读取指针和写入指针而不是通过缓冲器使数据移位来执行相同的微波束成形的输出的又一示例。图12示出了在时间t＝x处的指针位置，而图13示出了在时间t＝x+1处的指针位置。在该示例性实施方式中，缓冲器618被描绘为具有地址位置000-111的8寄存器缓冲器；然而，将理解，可以使用不同大小的缓冲器。通过读取指针位置与写入指针位置之间的差来设置每个延迟单元602的本地延迟。因此，例如，对于节点1，写入选择指针地址比读取选择指针地址领先1；对于节点2，写入选择指针地址比读取选择指针地址领先2；对于节点3，写入选择指针地址比读取选择指针地址领先3；以及对于节点4，写入选择指针地址比读取选择指针地址领先4。
此外，图12与图13之间的状态转变示出了读取指针和写入指针二者都以1模为单位递增，这可以是关于用于循环缓冲器的寻址方案的情况。将理解，所使用的寻址方案可以是在一个或多个不同单元之间一起重新使用存储器位置的任何类型的寻址逻辑。对于在需要存储器的单元之间分配固定数量的存储器，后一种情况特别有用。将读取指针和写入指针二者以模为单位递增恒定值会使恒定的延迟实例化；然而，也可以通过周期性地使指针之一比另一个指针更多或少地递增来配置动态延迟。这样的改变是在控制器的逻辑中实现的，并且可以基于飞行时间几何形状或一些其他动态时间延迟模型。
因此将理解，上述基于网格的数字微波束成形架构实施方式允许构造动态可调的、递增精细的延迟分布。因为相邻换能器元件之间的最大延迟显著小于跨阵列孔径内的单元以及甚至跨子阵列的最大延迟，所以可以实现相对小的延迟单元。
本文中描述的技术是示例性的，并且不应被解释为暗示对本公开内容的任何特定限制。应当理解，本领域的技术人员可以根据本公开内容想到各种替代、组合和修改。例如，除非另外指定或由步骤本身指示，否则与本文中描述的处理相关联的步骤可以以任何顺序执行。本公开内容旨在涵盖落入所附权利要求的范围内的所有这样的替代、修改和变型。
根据本申请的方面，提供了一种超声设备，其包括被配置成在超声换能器阵列的子阵列内执行波束成形的数字微波束成形器。
根据本申请的方面，提供了一种利用超声设备执行波束成形的方法，该方法包括超声换能器阵列的单个子阵列内的波束成形。在一些实施方式中，该方法还包括跨子阵列的波束成形。在一些实施方式中，单个子阵列内的波束成形包括数字化地波束成形。

Claims (35)

1.一种用于超声系统的数字微波束成形器装置，包括：
多个互连的节点，一个或更多个节点对应于所述超声系统的至少一个通道；
被配置成经由相应的波束成形数据路径与一个或更多个其他节点传送数据的一个或更多个节点；以及
耦接至由一个或更多个其他节点共享的数据输出总线的一个或更多个节点。
2.根据权利要求1所述的装置，其中，一个或更多个节点与至少四个相邻的节点传送数据。
3.根据权利要求1所述的装置，其中，一个或更多个节点与至少八个相邻的节点传送数据。
4.根据权利要求1所述的装置，其中，一个或更多个节点还包括：
数字延迟单元，所述数字延迟单元具有耦接至多个波束成形数据输入中的第一选择的波束成形数据输入的输入；以及
算术逻辑单元，所述算术逻辑单元被配置成将所述数字延迟单元的输出与所述多个波束成形数据输入中的第二选择的波束成形数据输入组合以生成波束成形数据输出。
5.根据权利要求4所述的装置，其中，一个或更多个节点还包括：
第一多路复用器，所述第一多路复用器被配置成选择所述多个波束成形数据输入中的一个波束成形数据输入；以及
第二多路复用器，所述第二多路复用器被配置成选择所述多个波束成形数据输入中的一个波束成形数据输入，其中，所述第一多路复用器和第二多路复用器被独立的控制信号控制。
6.根据权利要求5所述的装置，其中，一个或更多个节点还包括第三多路复用器，所述第三多路复用器被配置成选择性地将所述波束成形数据输出耦接至所述数据输出总线。
7.根据权利要求4所述的装置，其中，所述波束成形数据输出包括至一个或更多个其他节点的输入。
8.根据权利要求4所述的装置，其中，所述数字延迟单元还包括：
缓冲器；
写入选择电路系统，所述写入选择电路系统被配置成控制所述缓冲器中的要向其写入数据输入流的第一位置；以及
读取选择电路系统，所述读取选择电路系统被配置成控制所述缓冲器中的从其要读取要作为延迟的数据输入流被提供给所述算术逻辑单元的数据的第二位置。
9.根据权利要求8所述的装置，其中，所述数字延迟单元被配置成通过所述缓冲器的一个或多个延迟元件使所述数据输入流移位。
10.根据权利要求9所述的装置，其中，所述数字延迟单元还包括：
缓冲器；
写入选择电路系统，所述写入选择电路系统被配置成控制所述缓冲器中的要向其写入数据输入流的第一位置；以及
读取选择电路系统，所述读取选择电路系统被配置成控制所述缓冲器中的要从其读取要作为延迟的数据输入流被提供给所述算术逻辑单元的数据的第二位置。
11.根据权利要求10所述的装置，其中，所述数字延迟单元被配置成通过所述缓冲器的一个或更多个延迟元件使所述数据输入流移位。
12.根据权利要求10所述的装置，其中，数字延迟单元被配置成使指向所述缓冲器的读取指针和写入指针移位。
13.根据权利要求8所述的装置，其中，数字延迟单元被配置成使指向所述缓冲器的读取指针和写入指针移位。
14.根据权利要求1所述的装置，其中，一个或更多个节点还包括：
数字延迟单元，所述数字延迟单元具有耦接至多个波束成形数据输入中的第一选择的波束成形数据输入的输入；以及
算术逻辑单元，所述算术逻辑单元被配置成将所述数字延迟单元的输出与所述多个波束成形数据输入中的第二选择的波束成形数据输入和所述多个波束成形数据输入中的第三选择的波束成形数据输入组合以生成波束成形数据输出。
15.根据权利要求14所述的装置，其中，一个或更多个节点还包括：
第一多路复用器，所述第一多路复用器被配置成选择所述多个波束成形数据输入中的一个波束成形数据输入；
第二多路复用器，所述第二多路复用器被配置成选择所述多个波束成形数据输入中的一个波束成形数据输入；以及
第三多路复用器，所述第三多路复用器被配置成选择所述多个波束成形数据输入中的一个波束成形数据输入，其中，所述第一多路复用器、第二多路复用器和第三多路复用器被独立的控制信号控制。
16.根据权利要求15所述的装置，其中，一个或更多个节点还包括第四多路复用器，所述第四多路复用器被配置成选择性地将所述波束成形数据输出耦接至所述数据输出总线。
17.根据权利要求14所述的装置，其中，所述波束成形数据输出包括至一个或更多个其他节点的输入。
18.一种超声系统，包括：
其上形成有集成电路系统和超声换能器的金属氧化物半导体(MOS)小片，所述集成电路系统还包括数字微波束成形器装置，所述数字微波束成形器装置具有多个互连的节点，一个或更多个节点对应于所述超声系统的至少单个通道；
被配置成经由相应的波束成形数据路径与一个或更多个其他节点传送数据的一个或更多个节点。
19.根据权利要求18所述的系统，其中，一个或更多个节点与至少四个相邻的节点传送数据。
20.根据权利要求18所述的系统，其中，一个或更多个节点与至少八个相邻的节点传送数据。
21.根据权利要求18所述的系统，其中，一个或更多个节点还包括：
数字延迟单元，所述数字延迟单元具有耦接至多个波束成形数据输入中的第一选择的波束成形数据输入的输入；以及
算术逻辑单元，所述算术逻辑单元被配置成将所述数字延迟单元的输出与所述多个波束成形数据输入中的第二选择的波束成形数据输入组合以生成波束成形数据输出。
22.根据权利要求21所述的系统，其中，一个或更多个节点还包括：
第一多路复用器，所述第一多路复用器被配置成选择所述多个波束成形数据输入中的一个波束成形数据输入；以及
第二多路复用器，所述第二多路复用器被配置成选择所述多个波束成形数据输入中的一个波束成形数据输入，其中，所述第一多路复用器和第二多路复用器被独立的控制信号控制。
23.根据权利要求22所述的系统，其中，一个或更多个节点还包括第三多路复用器，所述第三多路复用器被配置成选择性地将所述波束成形数据输出耦接至所述数据输出总线。
24.根据权利要求21所述的系统，其中，所述波束成形数据输出包括至所述一个或更多个其他节点中的每个的输入。
25.根据权利要求21所述的系统，其中，所述数字延迟单元还包括：
缓冲器；
写入选择电路系统，所述写入选择电路系统被配置成控制所述缓冲器中的要向其写入数据输入流的第一位置；以及
读取选择电路系统，所述读取选择电路系统被配置成控制所述缓冲器中的要从其读取要作为延迟的数据输入流被提供给所述算术逻辑单元的数据的第二位置。
26.根据权利要求25所述的系统，其中，所述数字延迟单元被配置成通过所述缓冲器的一个或更多个延迟元件使所述数据输入流移位。
27.根据权利要求25所述的系统，其中，数字延迟单元被配置成使指向所述缓冲器的读取指针和写入指针移位。
28.根据权利要求18所述的系统，其中，一个或更多个节点还包括：
数字延迟单元，所述数字延迟单元具有耦接至多个波束成形数据输入中的第一选择的波束成形数据输入的输入；以及
算术逻辑单元，所述算术逻辑单元被配置成将所述数字延迟单元的输出与所述多个波束成形数据输入中的第二选择的波束成形数据输入和所述多个波束成形数据输入中的第三选择的波束成形数据输入组合以生成波束成形数据输出。
29.根据权利要求28所述的系统，其中，一个或更多个节点还包括：
第一多路复用器，所述第一多路复用器被配置成选择所述多个波束成形数据输入中的一个波束成形数据输入；
第二系统，所述第二系统被配置成选择所述多个波束成形数据输入中的一个波束成形数据输入；以及
第三系统，所述第三系统被配置成选择所述多个波束成形数据输入中的一个波束成形数据输入，其中，所述第一多路复用器、第二多路复用器和第三多路复用器被独立的控制信号控制。
30.根据权利要求29所述的系统，其中，一个或更多个节点还包括第四多路复用器，所述第四多路复用器被配置成选择性地将所述波束成形数据输出耦接至所述数据输出总线。
31.根据权利要求28所述的系统，其中，所述波束成形数据输出包括至所述一个或更多个其他节点中的每个的输入。
32.根据权利要求28所述的系统，其中，一个或更多个节点耦接至由一个或更多个其他节点共享的数据输出总线。
33.根据权利要求28所述的系统，其中，所述数字延迟单元还包括：
缓冲器；
写入选择电路系统，所述写入选择电路系统被配置成控制所述缓冲器中的要向其写入数据输入流的第一位置；以及
读取选择电路系统，所述读取选择电路系统被配置成控制所述缓冲器中的要从其读取要作为延迟的数据输入流被提供给所述算术逻辑单元的数据的第二位置。
34.根据权利要求33所述的装置，其中，所述数字延迟单元被配置成通过所述缓冲器的一个或更多个延迟元件使所述数据输入流移位。
35.根据权利要求33所述的装置，其中，数字延迟单元被配置成使指向所述缓冲器的读取指针和写入指针移位。
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