CN110739206B - 一种基板及其制备方法 - Google Patents

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Abstract

本发明实施例提供一种基板及其制备方法,涉及半导体领域,可使阻挡层中各个阻挡部的高度差减小,从而有利于后续形成栅极。一种基板的制备方法,包括:在衬底上形成包括多个绝缘条的第一绝缘层;所有绝缘条中宽度最小的绝缘条为第一绝缘条、其余绝缘条为第二绝缘条;在第一绝缘层背离衬底一侧形成刻蚀保护层;沿第二方向,刻蚀保护层露出至少部分第二绝缘条的一侧边沿;对第一绝缘层进行部分刻蚀;在第二绝缘层背离衬底一侧形成第三绝缘层;去除第二绝缘层,并依次在第三绝缘层背离衬底一侧沉积阻挡薄膜和辅助平坦薄膜;对辅助平坦薄膜进行刻蚀,形成辅助平坦层;利用辅助平坦层作为硬掩模,对阻挡薄膜进行刻蚀,形成阻挡层。

Description

一种基板及其制备方法
技术领域
本发明涉及半导体领域,尤其涉及一种基板及其制备方法。
背景技术
场效应管因具有输入电阻高、噪声小、功耗低、动态范围大、易于集成、没有二次击穿现象、安全工作区域宽等优点,而受到广泛应用。
发明内容
本发明的实施例提供一种基板及其制备方法,可使阻挡层中各个阻挡部的高度差减小,从而有利于后续形成栅极。
为达到上述目的,本发明的实施例采用如下技术方案:
第一方面,提供一种基板的制备方法,包括:在衬底上形成包括多个绝缘条的第一绝缘层;绝缘条沿第一方向延伸,沿与第一方向垂直的第二方向,至少部分绝缘条的宽度不同;所有绝缘条中宽度最小的绝缘条为第一绝缘条、其余绝缘条为第二绝缘条;第一方向和第二方向均与衬底的厚度方向垂直;在第一绝缘层背离衬底一侧形成刻蚀保护层;沿第二方向,刻蚀保护层露出至少部分第二绝缘条的一侧边沿;对第一绝缘层进行部分刻蚀,形成第二绝缘层;在第二绝缘层背离衬底一侧形成第三绝缘层,第三绝缘层的上表面与第二绝缘层的上表面中距离衬底最远的部分齐平;去除第二绝缘层,并依次在第三绝缘层背离衬底一侧沉积阻挡薄膜和辅助平坦薄膜;阻挡薄膜与第三绝缘层的上表面贴合;对辅助平坦薄膜进行刻蚀,形成辅助平坦层;辅助平坦层包括多个平坦块,平坦块位于第三绝缘层的镂空区域;利用辅助平坦层作为硬掩模,对阻挡薄膜进行刻蚀,形成阻挡层。
可选的,刻蚀保护层露出所有第二绝缘条的一侧边沿。
可选的,第二绝缘条中被刻蚀保护层覆盖的部分的宽度,与第一绝缘条的宽度相同。
可选的,所有第二绝缘条的宽度均相同。
可选的,形成阻挡薄膜的方法包括:采用原子层沉积工艺沉积阻挡薄膜。
可选的,在形成阻挡层之后,基板的制备方法还包括:去除辅助平坦层。
可选的,在去除辅助平坦层之后,基板的制备方法还包括:在阻挡层背离衬底一侧形成栅极,栅极位于第三绝缘层的镂空区域中。
可选的,第三绝缘层的材料包括SiO2;和/或,辅助平坦层的材料包括SOH;和/或,阻挡层的材料包括TiN或TiAl。
第二方面,提供一种基板,由第一方面的基板的制备方法制备得到。
本发明实施例提供一种基板及其制备方法,通过在第一绝缘层背离衬底一侧形成刻蚀保护层;沿第二方向,刻蚀保护层露出至少部分第二绝缘条的一侧边沿,并对第二绝缘条中露出的部分进行部分刻蚀,以形成第二绝缘层;再在第二绝缘层背离衬底一侧形成第三绝缘层,并去除第二绝缘层,在原本设置有第二绝缘层的区域依次形成阻挡薄膜和辅助平坦薄膜;最后,依次对辅助平坦薄膜和阻挡薄膜进行刻蚀,形成阻挡层。在上述过程中,在对阻挡薄膜进行刻蚀时,阻挡薄膜中与刻蚀气体直接接触的部分的宽度(图11),即第一绝缘层中被刻蚀保护层覆盖的部分的宽度(图5),从而使得通过去除第一绝缘条形成的镂空区域中与刻蚀气体直接接触的部分,与去除第二绝缘条形成的镂空区域中与刻蚀气体直接接触的部分的宽度之差减小。进一步的,相较于相关技术,对辅助平坦薄膜进行刻蚀,得到的辅助平坦层中多个平坦块的高度差更小,进而采用辅助平坦层作为硬掩模形成的阻挡层中各个阻挡部的高度差也更小,从而有利于后续形成栅极,且避免因阻挡层中各个阻挡部的高度不一致,而影响栅极的特性。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案,下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍,显而易见地,下面描述中的附图仅仅是本发明的一些实施例,对于本领域普通技术人员来讲,在不付出创造性劳动的前提下,还可以根据这些附图获得其他的附图。
图1a为相关技术提供的一种基板的制备过程;
图1b为相关技术提供的一种基板的制备过程;
图2为本发明实施例提供的一种基板的制备流程图;
图3为本发明实施例提供的一种基板的制备过程图;
图4为图3中A-A1向的剖视示意图;
图5为本发明实施例提供的一种基板的制备过程图;
图6为本发明实施例提供的一种基板的制备过程图;
图7为本发明实施例提供的一种基板的制备过程图;
图8为本发明实施例提供的一种基板的制备过程图;
图9为本发明实施例提供的一种基板的制备过程图;
图10为本发明实施例提供的一种基板的制备过程图;
图11为本发明实施例提供的一种基板的制备过程图;
图12为本发明实施例提供的一种基板的制备过程图;
图13为本发明实施例提供的一种基板的制备过程图;
图14为本发明实施例提供的一种基板的制备过程图。
附图标记:
10-衬底;11-第一绝缘层;111-第一绝缘条;112-第二绝缘条;12-刻蚀保护层;13-第二绝缘层;14-第三绝缘层;141-绝缘薄膜;15-阻挡层;151-阻挡薄膜;16-辅助平坦层;161-辅助平坦薄膜;17-栅极。
具体实施方式
下面将结合本发明实施例中的附图,对本发明实施例中的技术方案进行清楚、完整地描述,显然,所描述的实施例仅仅是本发明一部分实施例,而不是全部的实施例。基于本发明中的实施例,本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例,都属于本发明保护的范围。
本发明实施例提供一种基板的制备方法,如图2所示,可通过如下步骤实现:
S11、如图3和图4所示,在衬底10上形成包括多个绝缘条的第一绝缘层11;绝缘条沿第一方向延伸,沿与第一方向垂直的第二方向,至少部分绝缘条的宽度不同;所有绝缘条中宽度最小的绝缘条为第一绝缘条111、其余绝缘条为第二绝缘条112;第一方向和第二方向均与衬底10的厚度方向垂直。
在一些实施例中,多个第二绝缘条112的宽度可以相同,也可以不相同。
在一些实施例中,不对衬底10的材料进行限定,具体的,与基板的用途有关。
示例的,衬底10的材料可以包括硅;或者,衬底10的材料也可以包括聚酰亚胺(Polyimide,简称PI),以制备柔性的基板。
在一些实施例中,不对第一绝缘层11的材料进行限定。
示例的,第一绝缘层11的材料例如可以是氧化物绝缘材料。
在一些实施例中,形成第一绝缘层11的过程可以为:在衬底10上形成绝缘薄膜,并在绝缘薄膜背离衬底10一侧形成光刻胶;对光刻胶进行曝光、显影,形成光刻胶图案;对绝缘薄膜进行刻蚀,形成第一绝缘层11;去除光刻胶图案。
或者,也可以先在衬底10上形成绝缘薄膜,并多次利用硬掩模对绝缘薄膜进行刻蚀,以形成第一绝缘层11。
S12、如图5所示,在第一绝缘层11背离衬底10一侧形成刻蚀保护层12;沿第二方向,刻蚀保护层12露出至少部分第二绝缘条112的一侧边沿。
在一些实施例中,不对刻蚀保护层12的材料进行限定,只要在后续刻蚀第一绝缘层11时,第一绝缘层11中位于刻蚀保护层12正下方的部分不被刻蚀即可。
示例的,刻蚀保护层12的材料可以是光刻胶,或者硅-有机材料混合(Silicon-Organic Hybird,简称 SOH)。
在一些实施例中,刻蚀保护层12可以露出所有第二绝缘条112的一侧边沿,也可以露出部分第二绝缘条112的一侧边沿。
在一些实施例中,不对第二绝缘条112中被刻蚀保护层12覆盖的尺寸进行限定,只要第二绝缘条112仍有部分露出即可。
S13、如图6所示,对第一绝缘层11进行部分刻蚀,形成第二绝缘层13。
此处,可以通过控制刻蚀时间、刻蚀强度,以保证对第一绝缘层11中露出的部分进行部分刻蚀。
在一些实施例中,不对第一绝缘层11中被刻蚀的部分的厚度进行限定,被刻蚀的部分的厚度等于后续形成的第三绝缘层14中位于第二绝缘层13上的部分的厚度。上述厚度应至少保证第三绝缘层14中位于第二绝缘层13上的部分不会断裂。
S14、如图8所示,在第二绝缘层13背离衬底10一侧形成第三绝缘层14,第三绝缘层14的上表面与第二绝缘层13的上表面中距离衬底10最远的部分齐平。
在一些实施例中,形成第三绝缘层14的过程包括:如图7所示,在第二绝缘层13背离衬底10一侧形成绝缘薄膜,所述绝缘薄膜完全覆盖第二绝缘层13;对所述绝缘薄膜进行抛光处理,以形成图8所示的第三绝缘层14。
此处,可以采用化学气相沉积(Chemical Vapor Deposition,简称CVD)工艺形成绝缘薄膜。
在一些实施例中,第三绝缘层14的上表面,即,第三绝缘层14中背离衬底10一侧的表面;第二绝缘层13的上表面,即,第二绝缘层13中背离衬底10一侧的表面。
在一些实施例中,不对第三绝缘层14的材料进行限定,示例的,第三绝缘层14的材料可以是氧化物绝缘材料,例如二氧化硅(SiO2)。
S15、如图9所示,去除第二绝缘层13。如图10所示,依次在第三绝缘层14背离衬底10一侧沉积阻挡薄膜151和辅助平坦薄膜161;阻挡薄膜151与第三绝缘层14的上表面贴合。
在一些实施例中,本领域的技术人员应该知道,沉积的阻挡薄膜151应平铺一整层于衬底10上。在此基础上,阻挡薄膜151与第三绝缘层14的上表面贴合,即,如图10所示,阻挡薄膜151沿第三绝缘层14的上表面和衬底10中未被第三绝缘层14覆盖的上表面延伸。
此处,例如可以采用原子层沉积(Atomic layer deposition,简称ALD)工艺形成阻挡薄膜151。
在一些实施例中,不对阻挡薄膜151的材料进行限定,只要后续利用阻挡薄膜151形成的阻挡层15,可对后续形成的栅极起到刻蚀阻挡作用即可。
可选的,阻挡薄膜151的材料为高功函数的材料,以在待形成的栅极应用于场效应晶体管等晶体管时,晶体管的栅极具有较稳定的阈值电压(Vth)。
示例的,阻挡薄膜151的材料包括氮化钛(TiN)或铝化钛(TiAl)。
其中,若晶体管为PMOS管,则阻挡薄膜151的材料包括氮化钛;若晶体管为NMOS管,则阻挡薄膜151的材料包括铝化钛。
在一些实施例中,辅助平坦薄膜161的材料应满足:容易形成较厚的薄膜,以作为平坦层;容易形成于尺寸较小的凹槽中,且与凹槽的底面之间无间隙(gap),本发明实施例即辅助平坦薄膜161与阻挡薄膜151之间无间隙。
可选的,辅助平坦薄膜161的材料例如可以是硅-有机材料混合。该材料不但可以用作平坦层、与凹槽的底面之间无间隙,还非常便宜,以利于节省制备成本。
S16、如图11所示,对辅助平坦薄膜161进行刻蚀,形成辅助平坦层16;辅助平坦层16包括多个平坦块,平坦块位于第三绝缘层14的镂空区域。
在一些实施例中,由于第三绝缘层14的上表面与第二绝缘层13的上表面中距离衬底10最远的部分齐平,并去除第二绝缘层13后,第三绝缘层14包括间隔设置的多个绝缘块,相邻绝缘块之间镂空,因此,将第三绝缘层14的镂空区域,即,第三绝缘层14位于相邻绝缘块之间。
在一些实施例中,可以通过控制刻蚀时间、刻蚀强度,以保证辅助平坦薄膜161中位于镂空区域中的部分保留。
在一些实施例中,在对辅助平坦薄膜161进行刻蚀之前,基板的制备方法还包括在辅助平坦薄膜161背离衬底10一侧形成光刻胶,并对光刻胶进行曝光、显影形成光刻胶图案;之后,再对辅助平坦薄膜161进行刻蚀。
S17、如图12所示,利用辅助平坦层16作为硬掩模,对阻挡薄膜151进行刻蚀,形成阻挡层15。
在一些实施例中,例如可以采用干法刻蚀对阻挡薄膜151进行刻蚀,且该刻蚀过程对辅助平坦层16均无影响。
相关技术中,如图1a和图1b所示,在形成栅极之前,需在衬底10上形成阻挡层15。
形成阻挡层15的步骤包括:依次在衬底10上形成具有多个绝缘条的第一绝缘层11、阻挡薄膜151、以及辅助平坦薄膜161,辅助平坦薄膜161完全覆盖阻挡薄膜151和第一绝缘层11。之后,对辅助平坦薄膜161进行刻蚀,形成辅助平坦层16;最后,对阻挡薄膜151进行刻蚀,形成阻挡层15。
由于根据实际需求,相邻绝缘条之间的多个凹槽的宽度并非全部相同,因此,辅助平坦层16中多个平坦块的高度不尽相等,若以辅助平坦层16作为硬掩模对阻挡薄膜151进行刻蚀,得到的阻挡层15中的各个阻挡部的高度也不尽相等,例如凹槽的宽度越小,平坦块越难被刻蚀使其高度越高,进而对应的阻挡部的高度越高,从而将影响后续形成的栅极。
基于此,本发明实施例提供一种基板的制备方法,通过在第一绝缘层11背离衬底10一侧形成刻蚀保护层12;沿第二方向,刻蚀保护层12露出至少部分第二绝缘条112的一侧边沿,并对第二绝缘条112中露出的部分进行部分刻蚀,以形成第二绝缘层13;再在第二绝缘层13背离衬底10一侧形成第三绝缘层14,并去除第二绝缘层13,在原本设置有第二绝缘层13的区域依次形成阻挡薄膜151和辅助平坦薄膜161;最后,依次对辅助平坦薄膜161和阻挡薄膜151进行刻蚀,形成阻挡层15。在上述过程中,在对阻挡薄膜151进行刻蚀时,阻挡薄膜151中与刻蚀气体直接接触的部分的宽度(图11),即第一绝缘层11中被刻蚀保护层12覆盖的部分的宽度(图5),从而使得通过去除第一绝缘条111形成的镂空区域中与刻蚀气体直接接触的部分,与去除第二绝缘条112形成的镂空区域中与刻蚀气体直接接触的部分的宽度之差减小。进一步的,相较于相关技术,对辅助平坦薄膜161进行刻蚀,得到的辅助平坦层16中多个平坦块的高度差更小,进而采用辅助平坦层16作为硬掩模形成的阻挡层15中各个阻挡部的高度差也更小,从而有利于后续形成栅极,且避免因阻挡层121中各个阻挡部的高度不一致,而影响栅极的特性。
可选的,刻蚀保护层12露出所有第二绝缘条112的一侧边沿。
在一些实施例中,多个第二绝缘条112中露出的部分的宽度可以相同,也可以不相同,具体的,与实际设计有关。
本发明实施例中,由于所有第二绝缘条112的宽度均与第一绝缘条111的宽度不相同,因此,露出所有第二绝缘条112的一侧边沿,可对所有第二绝缘条112进行部分刻蚀,以得到高度差更小的多个阻挡部。
可选的,第二绝缘条112中被刻蚀保护层12覆盖的部分的宽度,与第一绝缘条111的宽度相同。
在一些实施例中,由于刻蚀保护层12仅露出每个第二绝缘条112的一侧边沿,因此,第二绝缘条112中被刻蚀保护层12覆盖的部分为一连续的整体。
本发明实施例中,第二绝缘条112中被刻蚀保护层12覆盖的部分的宽度,与第一绝缘条111的宽度相同,因此,去除第一绝缘条111形成的镂空区域中与刻蚀气体直接接触的部分,与去除第二绝缘条112形成的镂空区域中与刻蚀气体直接接触的部分的宽度相同。进一步的,对辅助平坦薄膜161进行刻蚀,得到的辅助平坦层16中多个平坦块的高度相同,进而采用辅助平坦层16作为硬掩模形成的阻挡层15中各个阻挡部的高度相同,从而更有利于后续形成栅极。
可选的,所有第二绝缘条112的宽度均相同。
本发明实施例中,若所有第二绝缘条112的宽度均相同,则保护阻挡层15中覆盖第二绝缘条112的部分的宽度相同,即可使各个阻挡部的高度相同。可以简化用于形成刻蚀阻挡层15的掩模板的制备工艺。
可选的,如图13所示,在形成阻挡层15之后,所述基板的制备方法还包括:去除辅助平坦层16。
可选的,如图14所示,在去除辅助平坦层16之后,所述基板的制备方法还包括:在阻挡层15背离衬底10一侧形成栅极17,栅极17位于第三绝缘层14的镂空区域中。
此处,栅极17利用可以用于于场效应晶体管或薄膜晶体管。
本发明实施例还提供一种基板,该基板由前述任一实施例所述的基板的制备方法得到。
优选的,如图14所示,基板包括衬底10,依次设置于衬底10上的第三绝缘层14、阻挡层15、以及栅极17。
在此基础上,基板还可以包括有源层、源极、漏极,以在衬底10上形成完整的场效应晶体管。
在一些实施例中,不对衬底10的材料进行限定,具体的,与基板的用途有关。
示例的,衬底10的材料可以包括硅;或者,衬底10的材料也可以包括聚酰亚胺,以制备柔性的基板。
在一些实施例中,不对第三绝缘层14的材料进行限定,示例的,第三绝缘层14的材料可以是氧化物绝缘材料,例如二氧化硅。
在一些实施例中,不对阻挡层15的材料进行限定,只要阻挡层15可对后续形成的栅极17起到刻蚀阻挡作用即可。
可选的,阻挡薄膜151的材料为高功函数的材料,以在待形成的栅极17应用于场效应晶体管等晶体管时,晶体管的栅极17具有较稳定的阈值电压。
示例的,阻挡层15的材料包括氮化钛或铝化钛。
其中,若晶体管为PMOS管,则阻挡薄膜151的材料包括氮化钛;若晶体管为NMOS管,则阻挡薄膜151的材料包括铝化钛。
本发明实施例提供一种基板,由前述任一实施例所述的基板的制备方法制备得到,通过在第一绝缘层11背离衬底10一侧形成刻蚀保护层12;沿第二方向,刻蚀保护层12露出至少部分第二绝缘条112的一侧边沿,并对第二绝缘条112中露出的部分进行部分刻蚀,以形成第二绝缘层13;再在第二绝缘层13背离衬底10一侧形成第三绝缘层14,并去除第二绝缘层13,在原本设置有第二绝缘层13的区域依次形成阻挡薄膜151和辅助平坦薄膜161;最后,依次对辅助平坦薄膜161和阻挡薄膜151进行刻蚀,形成阻挡层15。在上述过程中,在对阻挡薄膜151进行刻蚀时,阻挡薄膜151中与刻蚀气体直接接触的部分的宽度(图11),即第一绝缘层11中被刻蚀保护层12覆盖的部分的宽度(图5),从而使得通过去除第一绝缘条111形成的镂空区域中与刻蚀气体直接接触的部分,与去除第二绝缘条112形成的镂空区域中与刻蚀气体直接接触的部分的宽度之差减小。进一步的,相较于相关技术,对辅助平坦薄膜161进行刻蚀,得到的辅助平坦层16中多个平坦块的高度差更小,进而采用辅助平坦层16作为硬掩模形成的阻挡层15中各个阻挡部的高度差也更小,从而有利于后续形成栅极17,且避免因阻挡层121中各个阻挡部的高度不一致,而影响栅极17的特性。
以上所述,仅为本发明的具体实施方式,但本发明的保护范围并不局限于此,任何熟悉本技术领域的技术人员在本发明揭露的技术范围内,可轻易想到变化或替换,都应涵盖在本发明的保护范围之内。因此,本发明的保护范围应以所述权利要求的保护范围为准。

Claims (9)

1.一种基板的制备方法,其特征在于,包括:
在衬底上形成包括多个绝缘条的第一绝缘层;所述绝缘条沿第一方向延伸,沿与所述第一方向垂直的第二方向,至少部分绝缘条的宽度不同;所有所述绝缘条中宽度最小的绝缘条为第一绝缘条、其余所述绝缘条为第二绝缘条;所述第一方向和所述第二方向均与所述衬底的厚度方向垂直;
在所述第一绝缘层背离所述衬底一侧形成刻蚀保护层;沿所述第二方向,所述刻蚀保护层露出至少部分所述第二绝缘条的一侧边沿;
去除所述第一绝缘条形成的镂空区域中与刻蚀气体直接接触的部分,与去除所述第二绝缘条形成的镂空区域中与所述刻蚀气体直接接触的部分的宽度之差减小;
对所述第一绝缘层进行部分刻蚀,形成第二绝缘层;
在所述第二绝缘层背离所述衬底一侧形成第三绝缘层,所述第三绝缘层的上表面与所述第二绝缘层的上表面中距离所述衬底最远的部分齐平;
去除所述第二绝缘层,并依次在所述第三绝缘层背离所述衬底一侧沉积阻挡薄膜和辅助平坦薄膜;所述阻挡薄膜与所述第三绝缘层的上表面贴合;
对所述辅助平坦薄膜进行刻蚀,形成辅助平坦层;所述辅助平坦层包括多个平坦块,所述平坦块位于所述第三绝缘层的镂空区域;
利用辅助平坦层作为硬掩模,对所述阻挡薄膜进行刻蚀,形成阻挡层。
2.根据权利要求1所述的基板的制备方法,其特征在于,所述刻蚀保护层露出所有所述第二绝缘条的一侧边沿。
3.根据权利要求2所述的基板的制备方法,其特征在于,所述第二绝缘条中被所述刻蚀保护层覆盖的部分的宽度,与所述第一绝缘条的宽度相同。
4.根据权利要求1-3任一项所述的基板的制备方法,其特征在于,所有所述第二绝缘条的宽度均相同。
5.根据权利要求1-3任一项所述的基板的制备方法,其特征在于,形成阻挡薄膜的方法包括:
采用原子层沉积工艺沉积阻挡薄膜。
6.根据权利要求1-3任一项所述的基板的制备方法,其特征在于,在形成所述阻挡层之后,所述基板的制备方法还包括:
去除所述辅助平坦层。
7.根据权利要求6所述的基板的制备方法,其特征在于,在去除所述辅助平坦层之后,所述基板的制备方法还包括:
在所述阻挡层背离所述衬底一侧形成栅极,所述栅极位于所述第三绝缘层的镂空区域中。
8.根据权利要求1-3任一项所述的基板的制备方法,其特征在于,
所述第三绝缘层的材料包括SiO2;和/或,所述辅助平坦层的材料包括SOH;和/或,所述阻挡层的材料包括TiN或TiAl。
9.一种基板,其特征在于,由权利要求1-8任一项所述的基板的制备方法制备得到。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6955961B1 (en) * 2004-05-27 2005-10-18 Macronix International Co., Ltd. Method for defining a minimum pitch in an integrated circuit beyond photolithographic resolution
CN102646580A (zh) * 2011-02-18 2012-08-22 联华电子股份有限公司 应用于半导体元件工艺中的平坦化方法以及栅极构造
US9941162B1 (en) * 2016-11-17 2018-04-10 Globalfoundries Inc. Self-aligned middle of the line (MOL) contacts
CN109994478A (zh) * 2017-12-29 2019-07-09 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制作方法、电子装置

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004265989A (ja) * 2003-02-28 2004-09-24 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JP6486137B2 (ja) * 2015-02-16 2019-03-20 キヤノン株式会社 半導体装置の製造方法
US9613959B2 (en) * 2015-07-28 2017-04-04 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming metal gate to mitigate antenna defect

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6955961B1 (en) * 2004-05-27 2005-10-18 Macronix International Co., Ltd. Method for defining a minimum pitch in an integrated circuit beyond photolithographic resolution
CN102646580A (zh) * 2011-02-18 2012-08-22 联华电子股份有限公司 应用于半导体元件工艺中的平坦化方法以及栅极构造
US9941162B1 (en) * 2016-11-17 2018-04-10 Globalfoundries Inc. Self-aligned middle of the line (MOL) contacts
CN109994478A (zh) * 2017-12-29 2019-07-09 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制作方法、电子装置

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
一种新型的全局互连结构及其加工方法;张丛春等;《微细加工技术》;20071215(第06期);全文 *

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