CN110729341A - 半导体器件及其形成方法 - Google Patents
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Abstract
本发明公开了一种半导体器件的形成方法，包括：提供半导体衬底和鳍部，半导体衬底包括第一区域和第二区域，第一区域和第二区域的上方分别对应设置有鳍部；形成第一源掺杂薄膜，第一源掺杂薄膜覆盖鳍部的表面；在相邻鳍部之间形成层间介质层；除去部分层间介质层和部分第一源掺杂薄膜，以暴露鳍部的顶部表面；除去第一区域上方的鳍部，以形成第一凹槽；除去第一凹槽两侧的第一源掺杂薄膜；形成覆盖第一凹槽两侧壁的第二源掺杂薄膜；在第一凹槽内形成第一替代鳍部；和采用退火工艺处理层间介质层。离子扩散后，能够避免鳍部表面形成缺陷。
Description
技术领域
本发明涉及半导体制造领域，特别涉及一种半导体器件及其形成方法。
背景技术
随着集成电路集成度的增大，半导体器件的尺寸在不断缩小。Finfet结构已经在器件中广泛应用。目前在形成Finfet后，一般需要对Finfet的鳍部进行必要的离子注入，从而实现半导体器件的功能或者改善半导体器件的性能。
现有的离子注入技术对鳍部进行离子掺杂后，半导体器件的性能有所下降。
因此，亟须一种改善离子掺杂后半导体器件性能的半导体器件及其形成方法。
发明内容
本发明实施例公开了一种半导体器件的形成方法，利用热退火的方式对鳍部进行离子掺杂，避免鳍部表面出现缺陷。
本发明公开了一种半导体器件的形成方法，包括：提供半导体衬底和鳍部，半导体衬底包括第一区域和第二区域，第一区域和第二区域的上方分别对应设置有鳍部；形成第一源掺杂薄膜，第一源掺杂薄膜覆盖鳍部的表面；在相邻鳍部之间形成层间介质层；除去部分层间介质层和部分第一源掺杂薄膜，以暴露鳍部的顶部表面；除去第一区域上方的鳍部，以形成第一凹槽；除去第一凹槽两侧的第一源掺杂薄膜；形成覆盖第一凹槽两侧壁的第二源掺杂薄膜；在第一凹槽内形成第一替代鳍部；和采用退火工艺处理层间介质层。
根据本发明的一个方面，第一区域为PMOS区，第二区域为NMOS区，第一源掺杂薄膜包括掺杂硼的固态源掺杂薄膜，第二源掺杂薄膜为掺杂磷的固态源掺杂薄膜。
根据本发明的一个方面，第一源掺杂薄膜的材料包括硼硅玻璃，第二源掺杂薄膜的材料包括磷硅玻璃。
根据本发明的一个方面，形成第一替代鳍部的材料包括SiGe或Ge，鳍部的材料包括多晶硅。
根据本发明的一个方面，第一区域为NMOS区，第二区域为PMOS区，第一源掺杂薄膜包括掺杂磷的固态源掺杂薄膜，第二源掺杂薄膜为掺杂硼的固态源掺杂薄膜。
根据本发明的一个方面，第一源掺杂薄膜的材料包括磷硅玻璃，第二源掺杂薄膜的材料包括硼硅玻璃。
根据本发明的一个方面，形成的第一替代鳍部的材料包括InAs或InGaAs，鳍部的材料包括多晶硅。
根据本发明的一个方面，在形成第一凹槽时，还包括除去第二区域上方的鳍部，以形成第二凹槽；在形成第一替代鳍部时，还包括在第二凹槽内形成第二替代鳍部。
根据本发明的一个方面，当第二区域为NMOS区时，第二替代鳍部的材料包括InAs或InGaAs；当第二区域为PMOS区时，第二替代鳍部的材料包括SiGe或Ge。
根据本发明的一个方面，形成第一替代鳍部和/或第二替代鳍部的工艺包括外延生长工艺。
根据本发明的一个方面，在硼硅玻璃中，硼原子的浓度范围为5.0×1019atm/cm3～3.0×1022atm/cm3，在磷硅玻璃中，磷原子的浓度范围为3.0×1020atm/cm3～1.5×1022atm/cm3。
根据本发明的一个方面，除去第一凹槽两侧壁的第一源掺杂薄膜的工艺方法包括化学干法刻蚀，化学干法刻蚀的工艺参数包括：反应气体包括He、NH3、NF3，He的流量范围为600sccm～2000sccm，NH3的流量范围为200sccm～500sccm，NF3的流量范围为200sccm～500sccm，反应腔室的气压范围为2Torr～10Torr，反应时间范围为20s～500s。
根据本发明的一个方面，第一源掺杂薄膜和/或第二源掺杂薄膜的厚度范围为
根据本发明的一个方面，形成第二源掺杂薄膜的工艺步骤包括：形成覆盖层间介质层表面、第一凹槽两侧壁和第一凹槽底部的第二源掺杂薄膜；去除位于层间介质层表面和第一凹槽底部的第二源掺杂薄膜，保留形成于第一凹槽两侧壁的第二源掺杂薄膜。
根据本发明的一个方面，退火工艺包括激光快速热退火工艺。
根据本发明的一个方面，激光快速热退火工艺的条件包括：工艺温度范围为950℃～1100℃，工艺时间范围为0s～30s。
相应的，本发明还提供了一种半导体器件，包括：半导体衬底，半导体衬底包括第一区域和第二区域；鳍部，鳍部包括第一鳍部和第二鳍部，第一鳍部和第二鳍部分别对应设置于第一区域和第二区域的上方，第一鳍部和第二鳍部的材料不相同；源掺杂薄膜，源掺杂薄膜包括第一源掺杂薄膜和第二源掺杂薄膜，第一源掺杂薄膜设置于第二鳍部的侧壁，第二源掺杂薄膜设置于第一鳍部的侧壁；和层间介质层，层间介质层设置于相邻鳍部之间。
根据本发明的一个方面，第一区域为PMOS区，第二区域为NMOS区，第一源掺杂薄膜包括掺杂硼的固态源掺杂薄膜，第二源掺杂薄膜为掺杂磷的固态源掺杂薄膜。
根据本发明的一个方面，第一源掺杂薄膜的材料包括硼硅玻璃，第二源掺杂薄膜的材料包括磷硅玻璃。
根据本发明的一个方面，第一鳍部的材料包括SiGe或Ge，第二鳍部的材料包括多晶硅、InAs或InGaAs。
根据本发明的一个方面，第一区域为NMOS区，第二区域为PMOS区，第一源掺杂薄膜包括掺杂磷的固态源掺杂薄膜，第二源掺杂薄膜为掺杂硼的固态源掺杂薄膜。
根据本发明的一个方面，第一源掺杂薄膜的材料包括磷硅玻璃，第二源掺杂薄膜的材料包括硼硅玻璃。
根据本发明的一个方面，第一鳍部的材料包括InAs或InGaAs，第二鳍部的材料包括多晶硅、SiGe或Ge。
根据本发明的一个方面，源掺杂薄膜的厚度范围为
本发明的技术方案与现有技术方案相比，具备如下优势：
在本发明中，形成第一源掺杂薄膜，第一源掺杂薄膜覆盖鳍部的表面。第一源掺杂薄膜的离子以扩散的方式进入鳍部中，能够避免鳍部表面形成缺陷。同时，采用退火工艺处理层间介质层。处理层间介质层的同时，第一源掺杂薄膜和鳍部也被退火处理，激活离子并促进离子扩散，提高离子扩散的均匀性。另外，在第一凹槽内形成第一替代鳍部。第一替代鳍部替换原有的鳍部，能够有效的控制鳍部尺寸，提高电子迁移率，提高半导体器件的性能。
进一步的，退火工艺包括激光快速热退火工艺。激光快速热退火工艺能够实现快速升温和在短暂时间内激活离子的目标，并且能够减弱杂质扩散的程度。
相应的，在本发明提供的半导体器件中，第一鳍部和第二鳍部的材料不相同。利用其他材料替代多晶硅鳍部，能够有效的控制鳍部尺寸，提高电子迁移率，提高半导体器件的性能。另外，第一源掺杂薄膜设置于第二鳍部的侧壁，第二源掺杂薄膜设置于第一鳍部的侧壁。鳍部侧壁设置源掺杂薄膜，能够使得离子经过热扩散的方式进入鳍部中，避免鳍部表面受到损伤，产生缺陷。
附图说明
图1-图5是根据本发明一个实施例的半导体器件形成过程中的结构示意图；
图6-图9是根据本发明另一个实施例的半导体器件形成过程中的结构示意图。
具体实施方式
如前所述，利用现有技术对鳍部进行离子注入后，鳍部表面容易出现缺陷的问题。
经研究发现，造成上述问题的原因为：离子注入时，离子流容易破坏鳍部表面原子的晶格结构。
为了解决该问题，本发明提供了一种半导体器件的形成方法，采用热扩散的形式使离子进入鳍部，达到掺杂鳍部的目的。
现在将参照附图来详细描述本发明的各种示例性实施例。应理解，除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不应被理解为对本发明范围的限制。
此外，应当理解，为了便于描述，附图中所示出的各个部件的尺寸并不必然按照实际的比例关系绘制，例如某些层的厚度或宽度可以相对于其他层有所夸大。
以下对示例性实施例的描述仅仅是说明性的，在任何意义上都不作为对本发明及其应用或使用的任何限制。
对于相关领域普通技术人员已知的技术、方法和装置可能不作详细讨论，但在适用这些技术、方法和装置情况下，这些技术、方法和装置应当被视为本说明书的一部分。
应注意，相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义或说明，则在随后的附图的说明中将不需要对其进行进一步讨论。
第一实施例。
请参考图1，在半导体衬底100上形成有鳍部110，以及在半导体衬底100和鳍部110的表面形成第一源掺杂薄膜120。
半导体衬底100作为形成半导体器件的工艺基础。半导体衬底100的材料为多晶硅。在本发明实施例中，半导体衬底100内还包含有其他结构，如：金属插塞、金属连接层、介电层等结构，或者包含有这些结构组成的其他半导体器件，在这里并不做具体限制。
在本发明实施例中，半导体衬底100包括第一区域Ⅰ和第二区域Ⅱ。两个区域内掺杂有不同类型的离子。在本发明实施例中，第一区域Ⅰ和第二区域Ⅱ分别为PMOS区和NMOS区。在本发明的另一个实施例中，第一区域Ⅰ和第二区域Ⅱ分别为NMOS区和PMOS区。
鳍部110是为了后续形成沟道和源/漏区，并为后续形成替代鳍部占据空间。鳍部110分别对应设置于半导体衬底100的第一区域Ⅰ和第二区域Ⅱ的上方。
在本发明实施例中，鳍部110的材料与半导体衬底100的材料一样，均为多晶硅。
第一源掺杂薄膜120用于向鳍部110或者替代鳍部内扩散离子。在本发明实施例中，第一源掺杂薄膜120覆盖鳍部110的表面。在这里，鳍部110的表面包括鳍部110的顶部表面和侧壁表面。在本发明实施例中，第一源掺杂薄膜120也覆盖了半导体衬底100的表面。
第一源掺杂薄膜120的厚度范围为
具体的，在本发明实施例中，第一源掺杂薄膜120的厚度为
第一源掺杂薄膜120的材料、类型与第一区域Ⅰ的类型相关。在本发明实施例中，第一区域Ⅰ和第二区域Ⅱ分别为PMOS区和NMOS区，则第一源掺杂薄膜120包括掺杂硼的固态源掺杂薄膜。且第一源掺杂薄膜120为硼硅玻璃(BSG)。在本发明的实施例中，硼硅玻璃中的硼(B)原子浓度范围为5.0×1019atm/cm3～3.0×1022atm/cm3。具体的，在本发明实施例中，硼硅玻璃中的硼原子浓度为5.0×1019atm/cm3。在本发明的另一实施例中，硼硅玻璃中的硼原子浓度为3.0×1022atm/cm3。
在这里，需要说明的是，第一源掺杂薄膜120还可以是液态或者气态源掺杂薄膜，只要满足能够掺杂硼原子的条件即可，在这里不做具体限制。
在本发明的另一个实施例中，第一区域Ⅰ和第二区域Ⅱ分别为NMOS区和PMOS区，则第一源掺杂薄膜120包括掺杂磷的固态源掺杂薄膜。且第一源掺杂薄膜120为磷硅玻璃(PSG)。在本发明的实施例中，磷硅玻璃中的磷(P)原子浓度范围为3.0×1020atm/cm3～1.5×1022atm/cm3。具体的，在本发明实施例中，磷硅玻璃中的磷(P)原子浓度为3.0×1020atm/cm3。在本发明的另一个实施例中，磷硅玻璃中的磷(P)原子浓度为1.5×1022atm/cm3。同样的，第一源掺杂薄膜120还可以是液态或者气态源掺杂薄膜，只要满足能够掺杂磷原子的条件即可。
请参考图2，形成层间介质层130，并除去第一区域Ⅰ的鳍部，以形成第一凹槽11。
层间介质层130起到隔离的作用。在本发明实施例中，层间介质层130的材料为SiO2。明显的，第一源掺杂薄膜120位于层间介质层130与鳍部110、以及与半导体衬底100之间。
在实际工艺中，形成的层间介质层130会覆盖第一源掺杂薄膜120的顶部，所以在本发明实施例中，除去第一区域Ⅰ的鳍部之前，还包括：除去部分层间介质层130和部分第一源掺杂薄膜120，暴露鳍部110的顶部表面，便于除去鳍部110，形成凹槽。
在本发明实施例中，除去第一区域Ⅰ上方的鳍部，以形成第一凹槽11时，要保留第二区域Ⅱ上方的鳍部110。因此第一凹槽11对应形成于第一区域Ⅰ的上方。形成第一凹槽11后，第一凹槽11的两侧壁为第一源掺杂薄膜120。
除去第一区域Ⅰ上方鳍部的方法为干法刻蚀。
请参考图3，除去第一凹槽11两侧的第一源掺杂薄膜120。
除去第一凹槽11两侧的第一源掺杂薄膜120是为了后续形成第二源掺杂薄膜。在本发明实施例中，在除去第一凹槽11两侧的第一源掺杂薄膜120后，第一凹槽11两侧壁为层间介质层130。而位于第二区域Ⅱ上方的鳍部110和其两侧的第一源掺杂薄膜120保持完整。
除去第一凹槽11两侧的第一源掺杂薄膜120的工艺方法包括化学干法刻蚀，化学干法刻蚀的工艺参数包括：反应气体包括He、NH3、NF3，He的流量范围为600sccm～2000sccm，NH3的流量范围为200sccm～500sccm，NF3的流量范围为200sccm～500sccm，反应腔室的气压范围为2Torr～10Torr，反应时间范围为20s～500s。具体的，在本发明实施例中，反应气体包括He、NH3、NF3，He的流量为600sccm，NH3的流量为200sccm，NF3的流量为200sccm，反应腔室的气压为2Torr，反应时间为20s。
请参考图4，在第一凹槽11的两侧形成第二源掺杂薄膜140。
第二源掺杂薄膜140用于向后续形成的替代鳍部中进行离子掺杂。第二源掺杂薄膜140与第一源掺杂薄膜120的不同之处在于其类型和所含有离子的种类。
第二源掺杂薄膜140的厚度范围为
具体的，在本发明实施例中，第二源掺杂薄膜140的厚度为第一源掺杂薄膜120的厚度与第二源掺杂薄膜140的厚度可以相同，也可以不同，在这里并不做具体限制。
第二源掺杂薄膜140的类型与第一区域Ⅰ的类型相对应。在本发明实施例中，由于第一区域Ⅰ为PMOS区，所以第二源掺杂薄膜140为掺杂磷的固态源掺杂薄膜。且第二源掺杂薄膜140的材料包括磷硅玻璃(PSG)。在本发明的实施例中，第二源掺杂薄膜140中含有磷的浓度范围为3.0×1020atm/cm3～1.5×1022atm/cm3。具体的，在本发明实施例中，磷硅玻璃中的磷(P)原子浓度为3.0×1020atm/cm3。
在这里，需要说明的是，第二源掺杂薄膜140还可以是液态或者气态源掺杂薄膜，只要满足能够掺杂磷原子的条件即可。
在本发明的另一个实施例中，由于第一区域Ⅰ为NMOS区，所以第二源掺杂薄膜140包括掺杂硼的固态源掺杂薄膜。且第二源掺杂薄膜140为硼硅玻璃(BSG)。在本发明的实施例中，硼硅玻璃中的硼(B)原子浓度范围为5.0×1019atm/cm3～3.0×1022atm/cm3。具体的，在本发明实施例中，硼硅玻璃中的硼(B)原子浓度为5.0×1019atm/cm3。同样的，第二源掺杂薄膜140还可以是液态或者气态源掺杂薄膜，只要满足能够掺杂硼原子的条件即可。
本发明实施例形成第二源掺杂薄膜140的工艺包括：先形成覆盖层间介质层130表面、第一凹槽11两侧壁和第一凹槽11底部的第二源掺杂薄膜140，然后去除位于层间介质层130表面和第一凹槽11底部的第二源掺杂薄膜140，仅保留形成于第一凹槽11两侧壁的第二源掺杂薄膜140。
请参考图5，在第一凹槽内形成第一替代鳍部150。
第一替代鳍部150有助于提高半导体器件的性能，如提高电子迁移率等。同时还能够根据设计，有效控制半导体器件鳍部宽度，实现特定的功能。
第一替代鳍部150的材料、类型与第一区域Ⅰ的类型相对应。在本发明实施例中，由于第一区域Ⅰ为PMOS区，所以形成第一替代鳍部150的材料包括SiGe或Ge。在本发明的另一个实施例中，由于第一区域Ⅰ为NMOS区，形成第一替代鳍部150的材料包括InAs或InGaAs。而第二区域Ⅱ上方的鳍部110的材料为多晶Si。因此，在本发明实施例中，第一替代鳍部150两侧壁覆盖有第二源掺杂薄膜140，两者设置于第一区域Ⅰ的上方。而鳍部110两侧壁覆盖有第一源掺杂薄膜120，两者设置于第二区域Ⅱ的上方。且第一区域Ⅰ上方的第一替代鳍部150的材料和第二区域Ⅱ上方的鳍部110的材料不相同。
具体的，在本发明实施例中，形成第一替代鳍部150工艺包括外延生长工艺。外延生长工艺便于控制生长速度，且能够在较窄的第一凹槽内顺利形成第一替代鳍部150。
在本发明的实施例中，在形成第一替代鳍部150后，还包括采用退火工艺处理层间介质层130。
在本发明的实施例中，退火处理层间介质层130时，也同时将形成于层间介质层130内部的第一替代鳍部150、鳍部110、第一源掺杂薄膜120和第二源掺杂薄膜140一起退火处理。
执行退火工艺，是为了激活离子，并使第一源掺杂薄膜120中的离子扩散进入鳍部110内进行掺杂，同时使第二源掺杂薄膜140中的离子扩散进入第一替代鳍部150内进行掺杂。
一种对鳍部进行离子掺杂工艺是利用离子注入的方式进行的。离子注入后，鳍部的表层易发生晶格畸变，出现晶格缺陷、无定型化结构和/或离子掺杂浓度不均匀等问题，降低半导体器件的性能。而在本发明的实施例中，利用退火工艺，第一源掺杂薄膜120和第二源掺杂薄膜140中的离子经过热扩散的方式分别进入第一替代鳍部150和鳍部110中，避免鳍部表层出现晶格缺陷或者无定性化结构，同时离子扩散比较均匀。再结合形成的替代鳍部结构，又能同时增大了电子迁移率，使得半导体器件的整体性能有较大提高。
本发明的实施例中，退火工艺包括：激光快速热退火工艺。激光快速热退火工艺能够实现快速升温和在短暂时间内激活离子的目标，并且能够减弱其他杂质扩散的程度。
在本发明的实施例中，激光快速热退火工艺的条件包括：工艺温度范围为950℃～1100℃，工艺时间范围为0s～30s。具体的，在本发明实施例中，工艺温度为950℃，工艺时间为30s。
需要说明的是，在本发明的其他实施例中，还包括其他类型的退火工艺，只要能够激活离子，并且满足实现离子扩散的条件即可，在这里并不做具体限制。
在本发明实施例中，执行退火工艺后，还包括：刻蚀除去部分层间介质层130、部分第一源掺杂薄膜120和部分第二源掺杂薄膜140，以暴露部分第一替代鳍部150和鳍部110。并在暴露的第一替代鳍部150和鳍部110上形成栅极。
综上所述，本发明第一实施例公开了半导体器件的形成方法，在鳍部和/或替代鳍部的侧壁设置源掺杂薄膜后，采用退火工艺处理，进而实现离子的被激活和扩散，避免在鳍部和/或替代鳍部表层形成晶格缺陷或者无定型化结构，提高了半导体器件的性能。
相应的，请继续参考图5，本发明实施例还提供了一种半导体器件，包括：半导体衬底100、鳍部、源掺杂薄膜和层间介质层130。
半导体衬底100作为形成半导体器件的工艺基础。半导体衬底100的材料为多晶硅。在本发明的实施例中，半导体衬底100内还包含有其他结构，如：金属插塞、金属连接层、介电层等结构，或者包含有这些结构组成的其他半导体器件，在这里并不做具体限制。
在本发明实施例中，半导体衬底100包括第一区域Ⅰ和第二区域Ⅱ。两个区域内掺杂有不同类型的离子。在本发明实施例中，第一区域Ⅰ和第二区域Ⅱ分别为PMOS区和NMOS区。在本发明的另一个实施例中，第一区域Ⅰ和第二区域Ⅱ分别为NMOS区和PMOS区。
鳍部用于形成源/漏区和沟道，而且后续需要在其上方形成栅极。在本发明的实施例中，鳍部包括第一鳍部150和第二鳍部110。第一鳍部150和第二鳍部110分别对应形成于第一区域Ⅰ和第二区域Ⅱ的上方。
第一鳍部150和第二鳍部110的材料需要分别与第一区域Ⅰ和第二区域Ⅱ的类型相适应。在本发明实施例中，由于第一区域Ⅰ和第二区域Ⅱ分别为PMOS区和NMOS区，所以第一鳍部150的材料包括SiGe或Ge，第二鳍部110的材料包括多晶Si。在本发明的另一个实施例中，由于第一区域Ⅰ和第二区域Ⅱ分别为NMOS区和PMOS区，所以第一鳍部150的材料包括InAs或InGaAs，第二鳍部110的材料包括多晶Si。即第一鳍部150和第二鳍部110的材料不同。
一般的，鳍部的材料为多晶Si。而在本发明的实施例中，利用InAs，InGaAs，SiGe或Ge替代了原有的多晶Si，能够增大半导体器件的电子迁移率。同时可以根据不同的设计，控制半导体器件鳍部的宽度，实现特定功能。
源掺杂薄膜用于向鳍部中扩散离子，达到鳍部被掺杂的目的。在本发明的实施例中，源掺杂薄膜包括第一源掺杂薄膜120和第二源掺杂薄膜140。第一源掺杂薄膜120设置于第二鳍部110的侧壁，第二源掺杂薄膜140设置于第一鳍部150的侧壁。
利用在鳍部侧壁形成源掺杂薄膜的方法，能够有效避免离子扩散后鳍部表面出现晶格缺陷、无定型化结构或离子扩散不均匀的现象等，提高了半导体器件的性能。
第一源掺杂薄膜120和第二源掺杂薄膜140的材料需要分别与第二鳍部110和第一鳍部150的材料相适应。因此，在本发明的实施例中，第一源掺杂薄膜120和第二源掺杂薄膜140的材料也不相同。具体的，在本发明实施例中，由于第一区域Ⅰ和第二区域Ⅱ分别为PMOS区和NMOS区，且第一鳍部150的材料包括SiGe或Ge，第二鳍部110的材料包括多晶Si，所以第二源掺杂薄膜150为掺杂磷的固态源掺杂薄膜，第一源掺杂薄膜120包括掺杂硼的固态源掺杂薄膜。在本发明实施例中，第二源掺杂薄膜150的材料包括磷硅玻璃，第一源掺杂薄膜120的材料包括硼硅玻璃。
在本发明的另一个实施例中，由于第一区域Ⅰ和第二区域Ⅱ分别为NMOS区和PMOS区，且第一鳍部150的材料包括InAs或InGaAs，第二鳍部110的材料包括多晶Si，所以第二源掺杂薄膜150为掺杂硼的固态源掺杂薄膜，第一源掺杂薄膜120包括掺杂磷的固态源掺杂薄膜。在本发明实施例中，第二源掺杂薄膜150的材料包括硼硅玻璃，第一源掺杂薄膜120的材料包括磷硅玻璃。
在本发明的实施例中，源掺杂薄膜中原子的浓度请对应参考第一实施例，在此不再赘述。
需要说明的是，在本发明的其他实施例中，源掺杂薄膜还可以是气态或者液态源掺杂薄膜，在这里并不做具体限制。
源掺杂薄膜的厚度范围为
具体的，在本发明实施例中，源掺杂薄膜的厚度为
层间介质层130用于隔离不同结构的作用。层间介质层130设置于相邻鳍部之间。具体的，在本发明实施例中，层间介质层130的材料为SiO2。
综上所述，本发明第一实施例提供了一种半导体器件，鳍部侧壁形成源掺杂薄膜，能够避免鳍部表面出现晶格缺陷、无定型化结构或离子扩散不均匀的现象等，提高了半导体器件的性能。
第二实施例。
请参考图6-图9，本发明第二实施例的半导体器件的形成方法与第一实施例相比，不同之处在于，在除去第一区域Ⅰ上方的鳍部以形成第一凹槽时，也同时去除第二区域Ⅱ上方的鳍部，以形成第二凹槽。后续也需要在第二凹槽内形成第二替代鳍部。其他工艺过程与第一实施例一致。
请参考图6，除去第一区域Ⅰ和第二区域Ⅱ上方的鳍部，分别对应形成第一凹槽21和第二凹槽22。
半导体衬底200、第一源掺杂薄膜220和层间介质层230的形成步骤、作用以及材料的选择，以及形成第一凹槽21的工艺方法均与第一实施例一致，在此不再赘述。
第二凹槽22用于在其内部形成第二替代鳍部。第二凹槽22的两侧壁为第一源掺杂薄膜220。第二凹槽22对应形成于第二区域Ⅱ上方。
形成第二凹槽22的工艺方法与形成第一凹槽21的方法一致，在此不再赘述。
请参考图7，去除第一凹槽21两侧壁的第一源掺杂薄膜。
去除第一凹槽21两侧壁的第一源掺杂薄膜的作用、工艺方法请参考第一实施例。
在本发明实施例中，去除第一凹槽21两侧壁的第一源掺杂薄膜时，要保留位于第二凹槽22两侧壁的第一源掺杂薄膜220。
请参考图8，在第一凹槽21两侧壁形成第二源掺杂薄膜240。
形成第二源掺杂薄膜240的作用以及材料的选择，请参考第一实施例。
形成第二源掺杂薄膜240后，第一区域Ⅰ和第二区域Ⅱ上方分别对应形成有第二源掺杂薄膜240和第一源掺杂薄膜220。
具体的，在本发明实施例中，第一源掺杂薄膜220和第二源掺杂薄膜240的厚度尺寸为
请参考图9，分别在第一凹槽21和第二凹槽22内对应形成第一替代鳍部250和第二替代鳍部260。
形成第一替代鳍部250与形成第二替代鳍部260的作用、工艺方法，请参考第一实施例。
第一替代鳍部250和第二替代鳍部260的材料需要与第一区域Ⅰ和第二区域Ⅱ的类型相适应。具体的，在本发明实施例中，由于第一区域Ⅰ和第二区域Ⅱ分别为PMOS区和NMOS区，所以第一替代鳍部250的材料包括SiGe或Ge，第二替代鳍部260的材料包括InAs或InGaAs。在本发明的另一个实施例中，由于第一区域Ⅰ和第二区域Ⅱ分别为NMOS区和PMOS区，所以第一替代鳍部250的材料包括InAs或InGaAs，第二替代鳍部260的材料包括SiGe或Ge。
在本发明的实施例中，形成第一替代鳍部250和第二替代鳍部260后，还包括：退火处理层间介质层230。
退火处理的工艺及其条件与第一实施例一致，在此不再赘述。
退火工艺之后的工艺步骤，请参考第一实施例，在此不再赘述。
综上所述，本发明第二实施例公开了一种半导体器件的形成方法，利用替代鳍部代替原有的多晶硅鳍部，并在替代鳍部的侧壁设置源掺杂薄膜后，采用退火工艺处理，进而实现离子的被激活和扩散，避免在替代鳍部表层形成晶格缺陷或者无定型化结构，提高了半导体器件的性能。
相应的，请继续参考图9，本发明第二实施例还提供了一种半导体器件，包括：半导体衬底200、鳍部、源掺杂薄膜和层间介质层230。
半导体衬底200的作用及其材料选择请参考第一实施例。
鳍部的作用、所包含的结构及其位置均与第一实施例一致。具体的，在本发明实施例中，当第一区域Ⅰ和第二区域Ⅱ分别为PMOS区和NMOS区时，第一鳍部250的材料包括SiGe或Ge，第二鳍部260的材料包括InAs或InGaAs。当第一区域Ⅰ和第二区域Ⅱ分别为NMOS区和PMOS区时，第一鳍部250的材料包括InAs或InGaAs，第二鳍部260的材料包括SiGe或Ge。
源掺杂薄膜的作用、所包含的结构、材料选择、厚度尺寸及其位置关系均与第一实施例一致，在此不再赘述。
层间介质层230的作用、位置及其材料选择均与第一实施例一致，在此不再赘述。
综上所述，本发明第二实施例提供了一种半导体器件，鳍部侧壁形成源掺杂薄膜，能够避免鳍部表面出现晶格缺陷、无定型化结构或离子扩散不均匀的现象等，提高了半导体器件的性能。
至此，已经详细描述了本发明。为了避免遮蔽本发明的构思，没有描述本领域所公知的一些细节。本领域技术人员根据上面的描述，完全可以明白如何实施这里公开的技术方案。
虽然已经通过示例对本发明的一些特定实施例进行了详细说明，但是本领域的技术人员应该理解，以上示例仅是为了进行说明，而不是为了限制本发明的范围。本领域的技术人员应该理解，可在不脱离本发明的范围和精神的情况下，对以上实施例进行修改。本发明的范围由所附权利要求来限定。
Claims (24)
1.一种半导体器件的形成方法，其特征在于，包括：
提供半导体衬底和鳍部，所述半导体衬底包括第一区域和第二区域，所述第一区域和所述第二区域的上方分别对应设置有所述鳍部；
形成第一源掺杂薄膜，所述第一源掺杂薄膜覆盖所述鳍部的表面；
在相邻所述鳍部之间形成层间介质层；
除去部分所述层间介质层和部分所述第一源掺杂薄膜，以暴露所述鳍部的顶部表面；
除去所述第一区域上方的所述鳍部，以形成第一凹槽；
除去所述第一凹槽两侧的所述第一源掺杂薄膜；
形成覆盖所述第一凹槽两侧壁的第二源掺杂薄膜；
在所述第一凹槽内形成第一替代鳍部；和
采用退火工艺处理所述层间介质层。
2.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述第一区域为PMOS区，所述第二区域为NMOS区，所述第一源掺杂薄膜包括掺杂硼的固态源掺杂薄膜，所述第二源掺杂薄膜为掺杂磷的固态源掺杂薄膜。
3.根据权利要求2所述的半导体器件的形成方法，其特征在于，所述第一源掺杂薄膜的材料包括硼硅玻璃，所述第二源掺杂薄膜的材料包括磷硅玻璃。
4.根据权利要求3所述的半导体器件的形成方法，其特征在于，形成所述第一替代鳍部的材料包括SiGe或Ge，所述鳍部的材料包括多晶硅。
5.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述第一区域为NMOS区，所述第二区域为PMOS区，所述第一源掺杂薄膜包括掺杂磷的固态源掺杂薄膜，所述第二源掺杂薄膜为掺杂硼的固态源掺杂薄膜。
6.根据权利要求5所述的半导体器件的形成方法，其特征在于，所述第一源掺杂薄膜的材料包括磷硅玻璃，所述第二源掺杂薄膜的材料包括硼硅玻璃。
7.根据权利要求6所述的半导体器件的形成方法，其特征在于，形成的所述第一替代鳍部的材料包括InAs或InGaAs，所述鳍部的材料包括多晶硅。
8.根据权利要求4或7所述的半导体器件的形成方法，其特征在于，在形成所述第一凹槽时，还包括除去所述第二区域上方的所述鳍部，以形成第二凹槽；
在形成所述第一替代鳍部时，还包括在所述第二凹槽内形成第二替代鳍部。
9.根据权利要求8所述的半导体器件的形成方法，其特征在于，
当所述第二区域为NMOS区时，所述第二替代鳍部的材料包括InAs或InGaAs；
当所述第二区域为PMOS区时，所述第二替代鳍部的材料包括SiGe或Ge。
10.根据权利要求8所述的半导体器件的形成方法，其特征在于，形成所述第一替代鳍部和/或所述第二替代鳍部的工艺包括外延生长工艺。
11.根据权利要求3或6所述的半导体器件的形成方法，其特征在于，在所述硼硅玻璃中，硼原子的浓度范围为5.0×1019atm/cm3～3.0×1022atm/cm3，在所述磷硅玻璃中，磷原子的浓度范围为3.0×1020atm/cm3～1.5×1022atm/cm3。
12.根据权利要求1所述的半导体器件的形成方法，其特征在于，除去所述第一凹槽两侧壁的所述第一源掺杂薄膜的工艺方法包括化学干法刻蚀，所述化学干法刻蚀的工艺参数包括：反应气体包括He、NH3、NF3，He的流量范围为600sccm～2000sccm，NH3的流量范围为200sccm～500sccm，NF3的流量范围为200sccm～500sccm，反应腔室的气压范围为2Torr～10Torr，反应时间范围为20s～500s。
13.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述第一源掺杂薄膜和/或所述第二源掺杂薄膜的厚度范围为
14.根据权利要求1所述的半导体器件的形成方法，其特征在于，形成所述第二源掺杂薄膜的工艺步骤包括：
形成覆盖所述层间介质层表面、所述第一凹槽两侧壁和所述第一凹槽底部的所述第二源掺杂薄膜；
去除位于所述层间介质层表面和所述第一凹槽底部的所述第二源掺杂薄膜，保留形成于所述第一凹槽两侧壁的所述第二源掺杂薄膜。
15.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述退火工艺包括激光快速热退火工艺。
16.根据权利要求15所述的半导体器件的形成方法，其特征在于，所述激光快速热退火工艺的条件包括：工艺温度范围为950℃～1100℃，工艺时间范围为0s～30s。
17.一种半导体器件，其特征在于，包括
半导体衬底，所述半导体衬底包括第一区域和第二区域；
鳍部，所述鳍部包括第一鳍部和第二鳍部，所述第一鳍部和所述第二鳍部分别对应设置于所述第一区域和所述第二区域的上方，所述第一鳍部和所述第二鳍部的材料不相同；
源掺杂薄膜，所述源掺杂薄膜包括第一源掺杂薄膜和第二源掺杂薄膜，所述第一源掺杂薄膜设置于所述第二鳍部的侧壁，所述第二源掺杂薄膜设置于所述第一鳍部的侧壁；和
层间介质层，所述层间介质层设置于相邻所述鳍部之间。
18.根据权利要求17所述的半导体器件，其特征在于，所述第一区域为PMOS区，所述第二区域为NMOS区，所述第一源掺杂薄膜包括掺杂硼的固态源掺杂薄膜，所述第二源掺杂薄膜为掺杂磷的固态源掺杂薄膜。
19.根据权利要求18所述的半导体器件，其特征在于，所述第一源掺杂薄膜的材料包括硼硅玻璃，所述第二源掺杂薄膜的材料包括磷硅玻璃。
20.根据权利要求19所述的半导体器件，其特征在于，所述第一鳍部的材料包括SiGe或Ge，所述第二鳍部的材料包括多晶硅、InAs或InGaAs。
21.根据权利要求17所述的半导体器件，其特征在于，所述第一区域为NMOS区，所述第二区域为PMOS区，所述第一源掺杂薄膜包括掺杂磷的固态源掺杂薄膜，所述第二源掺杂薄膜为掺杂硼的固态源掺杂薄膜。
22.根据权利要求21所述的半导体器件，其特征在于，所述第一源掺杂薄膜的材料包括磷硅玻璃，所述第二源掺杂薄膜的材料包括硼硅玻璃。
23.根据权利要求22所述的半导体器件，其特征在于，所述第一鳍部的材料包括InAs或InGaAs，所述第二鳍部的材料包括多晶硅、SiGe或Ge。
24.根据权利要求17所述的半导体器件，其特征在于，所述源掺杂薄膜的厚度范围为
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| GR01 | Patent grant | ||
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