CN110691044A - 基于srio交换芯片的数据交换系统 - Google Patents
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Abstract
本发明公开了基于SRIO交换芯片的数据交换系统，包括PowerPC模块、CPLD模块、SRIO交换模块、存储模块、时钟模块、电源模块、接口模块和VPX连接器，SRIO交换模块与VPX连接器连接，通过VPX连接器与外部进行数据通信，PowerPC模块与SRIO交换模块对接，用于对两片SRIO交换芯片进行路由表配置，CPLD模块分别与PowerPC模块和SRIO交换模块对接，用于完成时序控制、译码和复位工作，接口模块与PowerPC模块对接，用于提供一路千兆网络接口和一路RS232接口，存储模块用于存储PowerPC模块的工作数据，时钟模提供参考时钟。其应用时，可以实现大容量的数据交换，提高数据交换效率，且具有可靠的低延迟性能，稳定性高。
Description
技术领域
本发明涉及数据交换技术领域，具体涉及基于SRIO交换芯片的数据交换系统。
背景技术
随着对VPX架构计算机系统的需求不断增多，对于高性能SRIO和以太网交换系统的需求也随之增多。SRIO作为一种面向嵌入式系统开发提出的高可靠、高性能、基于包交换的数据处理技术，得到了广泛应用，而对于军工和工控领域，尤其是雷达数据处理系统急需高性能SRIO和以太网交换系统提供核心交换功能，系统中不同类型板卡间交互的数据量越来越大，带宽要求越来越高，且还对稳定、可靠性有较高的要求。现有的数据交换系统已不能满足这样的要求，急需更优良的数据交换系统来供这些领域的数据交换使用。
发明内容
本发明针对现有技术存在的不足，提供基于SRIO交换芯片的数据交换系统，其应用时，可以实现大容量的数据交换，提高数据交换效率，且具有可靠的低延迟性能，稳定性高。
本发明通过以下技术方案实现：
基于SRIO交换芯片的数据交换系统，包括PowerPC模块、CPLD模块、SRIO交换模块、存储模块、时钟模块、电源模块、接口模块和VPX连接器，SRIO交换模块与VPX连接器连接，通过VPX连接器与外部进行数据通信，SRIO交换模块设有两片SRIO交换芯片，用于进行数据包交换处理，每片均提供12路SRIO 1X对外通信接口，同时，片间3路SRIO 4X接口对联，PowerPC模块与SRIO交换模块对接，用于对两片SRIO交换芯片进行路由表配置，CPLD模块分别与PowerPC模块和SRIO交换模块对接，用于完成时序控制、译码和复位工作，接口模块与PowerPC模块对接，用于提供一路千兆网络接口和一路RS232接口，千兆网络接口用于PowerPC模块与外部的指令交互，RS232接口用于PowerPC模块的软件调试，存储模块用于存储PowerPC模块的工作数据，时钟模块用于为PowerPC模块、CPLD模块和SRIO交换模块提供参考时钟，电源模块用于为系统提供工作电源。
优选地，所述PowerPC模块采用P2020NXE2KHC型处理芯片，所述CPLD模块采用EPM2210F324I5N型处理芯片。
优选地，接口模块包括88E1111型PHY和MAX3232型驱动器，PowerPC模块的GMII接口经过PHY连接一个RJ45对外接口，PowerPC模块的一个UART接口通过MAX3232型驱动器连接一个RS232对外接口。
优选地，PowerPC模块的Local Bus总线连接到CPLD模块上，并在CPLD模块上挂载有NAND FLASH和NOR FLASH存储芯片，NAND FLASH和NOR FLASH存储芯片均接入Local Bus总线。
优选地，所述SRIO交换芯片为80HCPS1848型交换芯片。
优选地，所述存储模块包括4片MT41K512M16HA型DDR3存储芯片。
优选地，所述时钟模块包括25MHz晶振、100MHz晶振、125MHz晶振、2片ICS8304AMILF型时钟驱动芯片和1片841664AGILF型时钟驱动芯片，其中一片ICS8304AMILF型时钟驱动芯片连接25MHz晶振提供25MHz单端参考时钟，另一片ICS8304AMILF型时钟驱动芯片连接100MHz晶振提供100MHz单端参考时钟，125MHz晶振单独产生一路125.00MHz单端时钟，841664AGILF型时钟驱动芯片连接25MHz晶振提供1路125.00MHz、2路156.25MHz的差分参考时钟。
本发明具有如下的优点和有益效果：
1、本发明基于SRIO交换芯片的数据交换系统，高带宽、高速率的内部总线可以实现大容量的数据交换，提高交换系统数据交换效率。
2、本发明基于SRIO交换芯片的数据交换系统，可以提高数据交换系统整体的数据处理同步性、有效降低延迟。
3、本发明基于SRIO交换芯片的数据交换系统，可提供多路SRIO交换接口，系统稳定可靠。
附图说明
此处所说明的附图用来提供对本发明实施例的进一步理解，构成本申请的一部分，并不构成对本发明实施例的限定。在附图中：
图1为本发明的系统示意框图；
图2为实施例中PowerPC模块的芯片功能框图；
图3为实施例中PHY的连接框图；
图4为实施例中PowerPC模块UART连接示意图；
图5为实施例中PowerPC模块Local Bus总线连接图；
图6为实施例中PowerPC模块IIC总线连接示意图；
图7为实施例中SRIO交换模块连接框图；
图8为实施例中时钟模块设计示意图；
图9为实施例中RJ45网络接口防护示意图；
图10为实施例中CPLD复位设计图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，下面结合实施例和附图，对本发明作进一步的详细说明，本发明的示意性实施方式及其说明仅用于解释本发明，并不作为对本发明的限定。
实施例
如图1所示，基于SRIO交换芯片的数据交换系统，包括PowerPC模块(PPC)、CPLD模块、SRIO交换模块、存储模块、时钟模块、电源模块、接口模块和VPX连接器，SRIO交换模块与VPX连接器连接，通过VPX连接器与外部进行数据通信，SRIO交换模块设有两片SRIO交换芯片，用于进行数据包交换处理，每片均提供12路SRIO 1X对外通信接口，同时，片间3路SRIO4X接口对联，PowerPC模块与SRIO交换模块对接，用于对两片SRIO交换芯片进行路由表配置，CPLD模块分别与PowerPC模块和SRIO交换模块对接，用于完成时序控制、译码和复位工作，接口模块与PowerPC模块对接，用于提供一路千兆网络接口和一路RS232接口，千兆网络接口用于PowerPC模块与外部的指令交互，RS232接口用于PowerPC模块的软件调试，存储模块用于存储PowerPC模块的工作数据，时钟模块用于为PowerPC模块、CPLD模块和SRIO交换模块提供参考时钟，电源模块用于为系统提供工作电源。
PowerPC模块采用P2020NXE2KHC型处理芯片，所述CPLD模块采用EPM2210F324I5N型处理芯片。P2020NXE2KHC型处理芯片内部功能如图2所示，此型号支持1GHz处理能力，同时CPU功耗较低，在高温工作状态下发热量更低，更容易保证高温工作稳定。PowerPC的IIC总线上挂接一片16KB的EEPROM，用于配置参数的存储，如以太网MAC地址、启动参数等。
接口模块包括88E1111型PHY和MAX3232型驱动器，PowerPC模块的GMII接口经过PHY连接一个RJ45对外接口，PowerPC模块的一个UART接口通过MAX3232型驱动器连接一个RS232对外接口。本设计中的网络遵从GMII网络协议模式，输出至PHY芯片88E1111。MAC与PHY连接框图，如图3所示。PowerPC芯片含有2路UART接口，本次设计PowerPC使用一个UART接口，通过MAX3232驱动后转换为RS232电平，其波特率设置为115200bps，再通过连接器就可与上位机进行通信，该接口用于PowerPC调试测试，其设计如图4所示。
如图5所示，PowerPC模块的Local Bus总线连接到CPLD模块上，并在CPLD模块上挂载有NAND FLASH和NOR FLASH存储芯片，NAND FLASH和NOR FLASH存储芯片均接入LocalBus总线。PowerPC模块通过CPLD将其数据线和地址线解析出来，并将其接至低速接口的当地存储芯片NAND FLASH和NOR FLASH上。CPLD除了PowerPC模块的总线解复用功能以外，还负责PowerPC的上电复位控制功能，向PowerPC模块提供若干中断信号和GPIO信号。
如图6所示，PowerPC模块与SRIO交换芯片通过IIC总线连接，同时，可在IIC总线连接电源管理芯片、温度监测传感器芯片等，本设计中的IIC接口都通过PowerPC模块的IIC将其串联在一起，PowerPC模块的IIC接口和CPLD互联，在CPLD端可设置其它IIC设备的监控点。例如，挂在PowerPC模块上的温度监测设备监测到板卡上(局部)温度实时发送给CPLD，和CPLD上设定的报警点作对比，当其温度值达到或超过设定值后，通知电源管理设备，对整板进行断电保护。通过对IIC总线的读写操作，以达对IIC设备的控制和状态监测。在IIC总线上连接一片的温度检测芯片，选用ADT7461ARMZ芯片，温度监测范围为0～127℃，设备ID硬件可配置。考虑到PowerPC模块上外挂设备较多，为了区分彼此，在设计之初先将其设备ID提前规划，各个IIC设备的ID如下表：
| 序号 | IIC设备 | 设备ID |
| 1 | 电源管理芯片 | 0X4A |
| 2 | SRIO交换机0 | 0X44 |
| 3 | SRIO交换机0 | 0X45 |
| 4 | EEPROM芯片 | 0X4C |
| 5 | 温度传感器芯片 | 0X50 |
SRIO交换芯片采用80HCPS1848型交换芯片，80HCPS1848通常应用于DSP、PowerPC等微处理器、FPGA、以及其他交换芯片之间进行SRIO包交换。80HCPS1848支持串行RapidIO包的交换，包括单播、多播和广播，可以从其中任一个端口输入，到任意一个端口输出。80HCPS1848内部集成18个SRIO控制器，48个高速SerDes接口，最高速率可达6.25Gb/s。使用该芯片，适配相应的软件驱动程序就能非常好地支持单播和组播，80HCPS1848的特点如下：
80HCPS1848具有48个输出线路(lane)，内部集成18个端口；
端口位宽支持1x、2x和4x模式；
端口速率6.25Gbps、5Gbps、3.125Gbps或1.25Gbps可选；
最高240Gbps的峰值吞吐量；
非阻塞式的数据流传输；
所有包传输的延迟都相当小；
内部集成队列缓冲和重传缓冲；
标准的发送器或接收器数据流控制；
具有全局路由或本地端口路由功能；
支持高达40个同时进行的多播掩码，以及广播；
SerDes收发器具有预加重，驱动能力优化以及接收均衡，以此来提供最优的信号完整性。
作为该系统设计的核心，SRIO交换芯片设计对外提供24路SRIO接口交换的功能。单个交换芯片最大只支持18个控制端口，最多提供18个SRIO 1X接口，满足不了这样的需求。故选用级联的方式进行交换端口数量的扩展来实现24路SRIO交换。SRIO交换芯片80HCPS1848配置后只有4个1X的SRIO高速接口，为满足实际使用要求，将部分4X、2向下兼容为1X的接口使用，在将4X、2X降级为1X接口使用时，注意SRIO 1X信号都放置在PO，N0端。
设计采用2片IDT公司的二代SRIO交换芯片80HCPS1848(18个端口)进行设计。设计24个端口SRIO 1X交换接口。SRIO交换芯片的设计框图如图7所示：2片80HCPS1848交换芯片通过3组SRIO 4X的SRIO链路实现对联，可向下兼容为3路SRIO 1X使用，用于级联扩展。2片80HCPS1848交换芯片通过3组SRIO 4X的SRIO链路实现对联，可向下兼容为3路SRIO 1X使用，用于级联扩展。每个80HCPS1848交换芯片对外引出12路SRIO 1X的高速信号，2个80HCPS1848交换芯片共计实现24个对外的SRIO端口以及serdes接口，每个SRIO链路的速率为1.25Gbps，两个SRIO交换芯片间的SRIO 4x链路速率设计为3.125Gbps，通过IIC接口可将其配置为不同的速率。24个对外的SRIO端口通过VPX输出至外接光纤板卡，在块光纤板卡上将其转换为光纤信号，并以光纤的形式输出24路USOT光信号。在SRIO交换芯片设计时，两片80HCPS1848芯片的内核1.0V电源独立设计，避免两片80HCPS1848芯片的内核纹波相互干扰。
存储模块包括4片MT41K512M16HA型DDR3存储芯片。DDR3存储芯片用于存储系统工作时的工作数据，使用4片DDR3芯片做数据宽度的扩展，组成64bit，总容量为4GB。最高频率为800MHz，基于当前设计4片DDR3以64位数据计算，最高速度约12GT/s。根据PowerPC时钟配置333MHz时钟，最高速度约10GT/s，其工作时序由PowerPC模块的DDR控制器实现。
系统的时钟主要用于PowerPC模块、CPLD模块、SRIO交换芯片部分以及网络部分，同时又分为单端时钟和高速差分时钟，单端时钟主要用于低速电路的参考，差分时钟主要用于高速串行电路的参考，例如SRIO、Serdes等，鉴于时钟较多，且分布集中，设计中采用时钟驱动，如图8所示，时钟模块包括25MHz晶振、100MHz晶振、125MHz晶振、2片ICS8304AMILF型时钟驱动芯片和1片841664AGILF型时钟驱动芯片，其中一片ICS8304AMILF型时钟驱动芯片连接25MHz晶振提供25MHz单端参考时钟，另一片ICS8304AMILF型时钟驱动芯片连接100MHz晶振提供100MHz单端参考时钟，125MHz晶振单独产生一路125.00MHz单端时钟，841664AGILF型时钟驱动芯片连接25MHz晶振提供1路125.00MHz、2路156.25MHz的差分参考时钟。为PowerPC模块的MAC分别提供1路125.00MHz的单端时钟，作为千兆网的参考时钟，也可使用PHY芯片产生的125.00MHz时钟，此处作为备份设计；为CPLD提供100MHz的逻辑参考时钟，为PPC提供2路100MHz单端时钟，分别用作系统参考时钟和DDR部分的参考时钟；为网络HPY芯片、PowerPC的RTC接口分别提供1路25.00MHz的参考时钟，为841664AGILF时钟芯片提供一路备用的25MHz单端输入时钟，为CPLD提供一路25MHz的单端时钟；为PowerPC提供1路125.00MHz的差分参考时钟，用于和SRIO交换芯片之间的高速Serdes通信；为SRIO交换芯片提供2路156.25MHz的差分参考时钟，用于SRIO高速接口通信。
系统采用+12.0V供电，综合功耗要求、板卡面积、电源效率、简化设计、安全设计等因素考虑，采用的电源设计如下表：
设计采用4种电源芯片，共5片电源芯片，其分别为2片LTM4620、1片LTM4644、1片TPS51200，1片LT3503，共计输出10路独立电压。
出于电源芯片的输出电流、电压、上电书序及安全考虑，将所有电源均接到电源管理芯片上。电源管理芯片采用ispPACpower1014A型芯片，此管理芯片能通过在线编程精准的控制各个电源的上电时间，电源间的上电时序控制，电压采集等，所有的数据信息都能通过IIC进行读取，进而随时监控各电压输出等信息。检测的电源电压范围广，可检测数量多，且内部有逻辑宏单元，可灵活控制上电、下电时序。上电后电源管理先工作，开始检测各个电源使能是否有效，当有效后，再检测供电电源+12.0VD是否满足要求，检测其正常后，根据各个电源的上电时序先后要求，依次使能各个电源芯片的使能信号，保证各个电源的电压、电流工作在正常范围内。
网络接口RJ45为系统扩展接口，支持10/100/1000Mbps自适应。由于工作电磁环境比较恶劣，网络接口RJ45经常出现过压或过流现象，为了更好的保护网络接口，因此在接口模块上对于网络接口添加防雷、防浪涌、防干扰、防静电设计，设计框图如图9所示。
系统上各个接口模块的复位信号都接到CPLD上，在使用过程中某个模块出现程序跑飞或是跳转时，可手动进行按钮硬复位；在完成某一特定功能后需要恢复之前状态时，CPU向系统复位寄存器发出复位指令，进行系统软复位；(预设)该板卡在接收到来自VPX系统的复位信号指令后，对模块进行复位。以上四个复位信号中，任意一个有效，都对该板卡进行复位，设计中需要复位的模块有PPC芯片、SRIO交换芯片、网络PHY芯片、DDR3芯片组、NOR FLASH芯片、VPX系统(预设)。复位控制器主要由CPLD来实现，其设计框图如图10所示。
以上所述的具体实施方式，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施方式而已，并不用于限定本发明的保护范围，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (7)
1.基于SRIO交换芯片的数据交换系统，其特征在于，包括PowerPC模块、CPLD模块、SRIO交换模块、存储模块、时钟模块、电源模块、接口模块和VPX连接器，SRIO交换模块与VPX连接器连接，通过VPX连接器与外部进行数据通信，SRIO交换模块设有两片SRIO交换芯片，用于进行数据包交换处理，每片均提供12路SRIO 1X对外通信接口，同时，片间3路SRIO 4X接口对联，PowerPC模块与SRIO交换模块对接，用于对两片SRIO交换芯片进行路由表配置，CPLD模块分别与PowerPC模块和SRIO交换模块对接，用于完成时序控制、译码和复位工作，接口模块与PowerPC模块对接，用于提供一路千兆网络接口和一路RS232接口，千兆网络接口用于PowerPC模块与外部的指令交互，RS232接口用于PowerPC模块的软件调试，存储模块用于存储PowerPC模块的工作数据，时钟模块用于为PowerPC模块、CPLD模块和SRIO交换模块提供参考时钟，电源模块用于为系统提供工作电源。
2.根据权利要求1所述的基于SRIO交换芯片的数据交换系统，其特征在于，所述PowerPC模块采用P2020NXE2KHC型处理芯片，所述CPLD模块采用EPM2210F324I5N型处理芯片。
3.根据权利要求2所述的基于SRIO交换芯片的数据交换系统，其特征在于，接口模块包括88E1111型PHY和MAX3232型驱动器，PowerPC模块的GMII接口经过PHY连接一个RJ45对外接口，PowerPC模块的一个UART接口通过MAX3232型驱动器连接一个RS232对外接口。
4.根据权利要求2所述的基于SRIO交换芯片的数据交换系统，其特征在于，PowerPC模块的Local Bus总线连接到CPLD模块上，并在CPLD模块上挂载有NAND FLASH和NOR FLASH存储芯片，NAND FLASH和NOR FLASH存储芯片均接入Local Bus总线。
5.根据权利要求1所述的基于SRIO交换芯片的数据交换系统，其特征在于，所述SRIO交换芯片为80HCPS1848型交换芯片。
6.根据权利要求1所述的基于SRIO交换芯片的数据交换系统，其特征在于，所述存储模块包括4片MT41K512M16HA型DDR3存储芯片。
7.根据权利要求1所述的基于SRIO交换芯片的数据交换系统，其特征在于，所述时钟模块包括25MHz晶振、100MHz晶振、125MHz晶振、2片ICS8304AMILF型时钟驱动芯片和1片841664AGILF型时钟驱动芯片，其中一片ICS8304AMILF型时钟驱动芯片连接25MHz晶振提供25MHz单端参考时钟，另一片ICS8304AMILF型时钟驱动芯片连接100MHz晶振提供100MHz单端参考时钟，125MHz晶振单独产生一路125.00MHz单端时钟，841664AGILF型时钟驱动芯片连接25MHz晶振提供1路125.00MHz、2路156.25MHz的差分参考时钟。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20200114 |