CN110690169A - 一种集成电路加工工艺 - Google Patents
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Abstract
本发明公开一种集成电路加工工艺，包括以下步骤：S001：在硅片上按照设计图形进行多次离子注入，根据设计在硅片中形成NPN管基区、PNP管集电区/发射区和基极电阻区，以及NPN管集电区/PNP管基区和电容下极板；S002：根据设计在硅片上预设区域铺设绝缘层和金属布线层，并预留后续封装时的测试及键合区域；S003：对集成电路进行热处理，使集成电路中的基极电阻的结构稳定化；S004：对集成电路进行芯片调试，对通过调试的集成电路进行封装。本发明的集成电路加工工艺可保证集成电路的对挡率分布不会分散，使产品合格率得到显著提高。
Description
技术领域
本发明属于电子原件和器材领域，特别是涉及一种集成电路加工工艺。
背景技术
431品类集成电路用于穏压电源上己30余年之久，是美国TI公司首先提出电路设计制成产品供应于穏定电压的应用，用基极延伸电阻作为基准电压的精度调整。该电阻的阻值会受到封装过程中的温度和压力而产生变化，因为调测基准电压是毫伏级的变动，如2.495伏要求精度为±0.5％，该电阻只要有毫欧姆的变化对基准电压的精度就有毫伏的变动，在封装时会受到封装压力和温度及使用材料的影响，其精度就会受到该影响而产生毫伏级变化，导致对最终的成品的精度难以控制。厂家在封装后会测量集成电路的精度等级，主要分类为合格与不合格。用对挡率来表述431品类集成电路产品的电阻精度误差时，一般分为三个等级，对挡率±0.5％为一挡、对挡率±1％为二挡、对挡率±2％为三挡，±2％以上为不合格品。所以这个基极电阻的精度和穏定性，就作为这个集成电路的主要指标参数和特有性能，和其他多类集成电路封装制成后性能参数是固定的有所不同。参考图1，特别是封装时塑封面积大小产生的应力和用框架材料的不同，铜脚的和鉄脚的不同，塑封材料的优劣在固化时应力的不同，都会对基极电阻的精度和稳定性有影响，导致集成电路的对挡率分布失控，造成批量的集成电路产品的性能和质量不稳定。
发明内容
鉴于此，本发明的目的在于克服上述问题或者至少部分地解决或缓解上述问题。
本发明的内容提出一种集成电路加工工艺，包括以下步骤：
S001：在硅片上按照设计图形进行多次离子注入，根据设计在硅片中形成NPN管基区、PNP管集电区/发射区和基极电阻区，以及NPN管集电区/PNP管基区和电容下极板；
S002：根据设计在硅片上预设区域铺设绝缘层和金属布线层，并预留后续封装时的测试及键合区域；
S003：对集成电路进行热处理，使集成电路中的基极电阻的结构稳定化；
S004：对集成电路进行芯片调试，对通过调试的集成电路进行封装。
在步骤S001中，通过多次离子注入在所述硅片上形成的多种离子注入层中至少包含硼离子注入层，所述硼离子注入层在所述硅片上形成基极电阻结构。
在步骤S002中，所述绝缘层包括第一绝缘层、第二绝缘层和第三绝缘层，所述金属布线层包括第一金属布线层和第二金属布线层，所述第一绝缘层、所述第二绝缘层和所述第三绝缘层与所述第一金属布线层和所述第二金属布线层按照顺序交错分层布置。
在步骤S002中，所述第一绝缘层、所述第二绝缘层和所述第三绝缘层的总厚度为2.5-3.5um。
在步骤S002中，所述第一绝缘层和所述第二绝缘层均为二氧化硅绝缘层。
在步骤S002中，所述第三绝缘层为氮化硅绝缘层。
在步骤S003中，对所述硼离子注入层的热处理温度为300-400℃。
在步骤S003中，对所述硼离子注入层的热处理时间为30-60min。
在步骤S004中，采用共晶焊封装工艺对集成电路进行封装。
还包括步骤S005，对封装后的集成电路的电阻精度进行检测，设置对挡率为±0.5％和±0.25％。
本发明的集成电路加工工艺通过热处理使多晶硅掺杂原子在晶格中的位置得到稳定化，避免掺杂原子在晶格中因为外压力而产生微动而改变其电阻值，使集成电路的基极电阻在封装时就受到外部压力和塑封温度影响后对挡率不会分散，产品合格率得到显著提高。
附图说明
后文将参照附图以示例性而非限制性的方式详细描述本发明的一些具体实施例。附图中相同的附图标记标示了相同或类似的部件或部分。本领域技术人员应该理解，这些附图未必是按比例绘制的。附图中：
图1是现有各类431品类集成电路的面积和对挡率的关系图；
图2是本发明的集成电路加工工艺的主要流程图；
图3是采用本发明的集成电路加工工艺处理过的各类431品类集成电路芯片面积和对挡率的关系图；
图4是采用本发明的集成电路加工工艺处理过的某431品类集成电路芯片的对挡率分布图。
具体实施方式
参考图2，在本发明的实施例中提出一种集成电路加工工艺，包括以下步骤：S001：在硅片上按照设计图形进行多次离子注入，根据设计在硅片中形成NPN管基区、PNP管集电区/发射区和基极电阻区，以及NPN管集电区/PNP管基区和电容下极板；S002：根据设计在硅片上预设区域铺设绝缘层和金属布线层，并预留后续封装时的测试及键合区域；S003：对集成电路进行热处理，使集成电路中的基极电阻的结构稳定化；S004：对集成电路进行芯片调试，对通过调试的集成电路进行封装。
参考图3，以某431品类集成电路为例，在对P型单晶硅片上的某区域经过硼离子注入形成的P+型埋层和P+型上隔离层对各个元件进行电气隔离，该集成电路的原有基本加工工艺完毕后，一般需要进行塑封封装，塑封封装后一般会对集成电路产生塑封封装压力，而且对集成电路的塑封外壳越大，塑封封装压力越大；对集成电路进行热处理，可使经过离子注入形成的基极电阻中的多晶硅掺杂原子在晶格中扩散均匀，多晶硅掺杂原子扩散均匀后的基极电阻的阻值已经稳定，不容易受到封装压力的影响，使集成电路在封装时就受到外部压力和塑封温度影响后对挡率不会分散，产品合格率得到显著提高。
根据本发明的一种实施例，在步骤S001中，通过多次离子注入在所述硅片上形成的多种离子注入层中至少包含硼离子注入层，所述硼离子注入层在所述硅片上形成多晶硅结构。
根据本发明的一种实施例，在步骤S002中，所述绝缘层包括第一绝缘层、第二绝缘层和第三绝缘层，所述金属布线层包括第一金属布线层和第二金属布线层，所述第一绝缘层、所述第二绝缘层和所述第三绝缘层与所述第一金属布线层和所述第二金属布线层按照顺序交错分层布置。
具体地，先根据设计在硅片上预设区域铺设第一绝缘层，作为电容极板之间的介质，然后去掉部分区域的第一绝缘层，露出该区域的导电硅，然后铺设第一金属布线层，与该区域的导电硅形成电气连接，再铺设第二绝缘层；然后根据设计去掉硅片上部分区域的第二绝缘层，露出该区域的导电硅和第一金属布线层，然后铺设第二金属布线层，与之形成电气连接，形成集成电路，再铺设第三绝缘层；再根据设计去掉集成电路上部分区域的第三绝缘层，露出后续封装时的测试及键合区域；本发明通过对具有基极延伸电阻的集成电路中设置第一金属布线层和第二金属布线层，并设置第一绝缘层、第二绝缘层和第三绝缘层进行加厚，通过加厚的绝缘层来缓冲封装时产生的外压力，进而降低了外压力对基极电阻的影响，提高了集成电路的对挡率。
根据本发明的一种实施例，在步骤S002中，所述第一绝缘层、所述第二绝缘层和所述第三绝缘层的总厚度为2.5-3.5um。所述第一绝缘层和所述第二绝缘层均为二氧化硅绝缘层，二氧化硅绝缘层厚度为1.5um，所述第三绝缘层为氮化硅绝缘层，厚度约为0.5um。两层二氧化硅绝缘层和一层氮化硅绝缘层的总厚度为3.5um，可使面积在0.3mm2至0.6mm2之间的431品类集成电路在塑封后对挡率保持在±0.5％范围内。
根据本发明的一种实施例，在步骤S001中，对所述硼离子注入层的热处理温度为300-400℃，由于共晶焊温度一般为300℃，固对硼离子注入层的热处理温度应该不小于300℃，使基极中的多晶硅掺杂原子处于300℃时在晶格中不会继续偏移和扩散。
根据本发明的一种实施例，在步骤S001中，对所述硼离子注入层的热处理时间为30-60min。在300-400℃的热处理持续30-60min后，基极延伸电阻中的多晶硅掺杂原子已经在晶格中扩散均匀，电阻值已经稳定，不容易受到封装压力的影响。
根据本发明的一种实施例，在步骤S004中，采用共晶焊封装工艺对集成电路进行封装。共晶焊一直是三极管的专用工艺，采用共晶焊工艺对431集成电路进行封装，可大大提高生产效率，降低生产成本，增加了431品类集成电路销售市场又多一方封装用户。在对经过离子注入后的集成电路进行封装时的共晶焊时，共晶焊时会产生较高温度，会导致集成电路中的硅片中注入的离子发生扩散，使该处电阻发生改变，最终导致其对挡率发生分散，在对集成电路进行封装之前对集成电路进行热处理后，由于热处理的温度大于共晶焊温度，这样会使硅片中的多晶硅掺杂原子在晶格中的位置得到稳定化，避免掺杂原子在晶格中因为外压力而产生微动而改变其电阻值，使集成电路在封装时就受到外部压力和塑封温度影响后对挡率不会分散，产品合格率得到显著提高。
参考图4，根据本发明的一种实施例，在步骤S005中，对封装后的集成电路的电阻精度进行检测，设置电阻精度的对挡率为±0.5％和±0.25％。以某431品类的集成电路为例，对5300个采用本发明的集成电路加工工艺加工出的集成电路进行测试，电阻两端电压的中心值取2.5mV，对挡率±0.5％时，合格率为100％，对挡率为±0.25时，合格率大于95％。经过对431品类集成电路的结构变动加厚集成电路以及增添热处理工艺达到本产品的精度从±0.5％级提升至±0.25％级，基本上不需増加生产成本就可提高产品精度，当客户对精度指标要求高时，仅使用挑选方法就能够满足客户的要求。
以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求的保护范围为准。
Claims (10)
1.一种集成电路加工工艺，其特征在于，包括以下步骤：
S001：在硅片上按照设计图形进行多次离子注入，根据设计在硅片中形成NPN管基区、PNP管集电区/发射区和基极电阻区，以及NPN管集电区/PNP管基区和电容下极板；
S002：根据设计在硅片上预设区域铺设绝缘层和金属布线层，并预留后续封装时的测试及键合区域；
S003：对集成电路进行热处理，使集成电路中的基极电阻的结构稳定化；
S004：对集成电路进行芯片调试，对通过调试的集成电路进行封装。
2.根据权利要求1所述的集成电路加工工艺，其特征在于，在步骤S001中，通过多次离子注入在所述硅片上形成的多种离子注入层中至少包含硼离子注入层，所述硼离子注入层在所述硅片上形成基极电阻结构。
3.根据权利要求1所述的集成电路加工工艺，其特征在于，在步骤S002中，所述绝缘层包括第一绝缘层、第二绝缘层和第三绝缘层，所述金属布线层包括第一金属布线层和第二金属布线层，所述第一绝缘层、所述第二绝缘层和所述第三绝缘层与所述第一金属布线层和所述第二金属布线层按照顺序交错分层布置。
4.根据权利要求3所述的集成电路加工工艺，其特征在于，在步骤S002中，所述第一绝缘层、所述第二绝缘层和所述第三绝缘层的总厚度为2.5-3.5um。
5.根据权利要求3所述的集成电路加工工艺，其特征在于，在步骤S002中，所述第一绝缘层和所述第二绝缘层均为二氧化硅绝缘层。
6.根据权利要求3所述的集成电路加工工艺，其特征在于，在步骤S002中，所述第三绝缘层为氮化硅绝缘层。
7.根据权利要求2所述的集成电路加工工艺，其特征在于，在步骤S003中，对所述硼离子注入层的热处理温度为300-400℃。
8.根据权利要求2所述的集成电路加工工艺，其特征在于，在步骤S003中，对所述硼离子注入层的热处理时间为30-60min。
9.根据权利要求1至8中任一项所述的集成电路加工工艺，其特征在于，在步骤S004中，采用共晶焊封装工艺对集成电路进行封装。
10.根据权利要求1至8中任一项所述的集成电路加工工艺，其特征在于，还包括步骤S005，对封装后的集成电路的电阻精度进行检测，设置对挡率检为±0.5％和±0.25％。
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| GR01 | Patent grant | ||
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