CN110660905B - 半导体器件、mram器件和制造存储器器件的方法 - Google Patents

半导体器件、mram器件和制造存储器器件的方法 Download PDF

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Abstract

一些实施例中涉及存储器器件。该存储器器件包括磁阻随机存取存储器(MRAM)单元，MRAM单元包括磁隧道结(MTJ)。MTJ器件包括层的堆叠件，包括设置在衬底上方的底部电极。晶种层设置在底部电极上方。缓冲层设置在底部电极和晶种层之间。缓冲层防止扩散物质从底部电极扩散到晶种层。本发明的实施例还涉及半导体器件、MRAM器件和制造存储器器件的方法。

Description

半导体器件、MRAM器件和制造存储器器件的方法
技术领域
本发明的实施例涉及半导体器件、MRAM器件和制造存储器器件的方法。
背景技术
许多现代电子器件包含电子存储器，诸如硬盘驱动器或随机存取存储器(RAM)。电子存储器可以是易失性存储器或非易失性存储器。非易失性存储器能够在断电的情况下保持其存储的数据，而易失性存储器在断电时丢失其数据存储器内容。磁隧道结(MTJ)可以用于硬盘驱动器和/或RAM，因此是下一代存储器解决方案的有前景的候选。目前正在探索磁性随机存取存储器(MRAM)器件以促进静态随机存取存储器(SRAM)具有高的非易失性存储密度。MRAM器件包括密集封装的MRAM单元的阵列。在每个MRAM单元中，磁隧道结(MTJ)元件与晶体管集成以实施写入和读取操作。
发明内容
本发明的实施例提供了一种半导体器件，包括：底部电极，设置在半导体衬底上方，所述底部电极包括扩散物质；导电晶种层，包括设置在所述底部电极上方的非晶非磁性材料；磁隧道结(MTJ)堆叠件，设置在所述导电晶种层上方；以及缓冲层，将所述导电晶种层与所述底部电极分隔开，其中，所述缓冲层配置为防止所述扩散物质从所述底部电极扩散到所述导电晶种层和所述磁隧道结堆叠件。
本发明的另一实施例提供了一种磁阻随机存取存储器(MRAM)器件，包括：底部电极，设置在互连通孔上方；晶种层，设置在所述底部电极上方；硬偏置堆叠件，设置在所述晶种层上方；参考层，设置在所述硬偏置堆叠件上方；阻挡层，设置在所述参考层上方；自由层，设置在所述阻挡层上方；覆盖层，设置在所述自由层上方；以及缓冲层，将所述底部电极和所述晶种层分隔开，其中，所述缓冲层防止扩散物质从所述底部电极扩散到所述晶种层、所述硬偏置堆叠件和磁隧道结堆叠件。
本发明的又一实施例提供了一种用于制造存储器器件的方法，包括：在衬底上方形成扩散阻挡层；在所述扩散阻挡层上方形成底部电极层；实施蚀刻工艺，在所述底部电极层和所述扩散阻挡层中限定一个或多个孔，限定底部电极和扩散阻挡件；在所述底部电极上方形成绝缘层，填充所述一个或多个孔；实施平坦化工艺以去除所述绝缘层的部分，限定一对绝缘体；在所述底部电极上方形成缓冲层、晶种层、硬偏置堆叠件、磁隧道结堆叠件、覆盖层、顶部电极、硬掩模和光刻胶；以及实施蚀刻工艺以去除所述硬掩模、所述光刻胶以及所述缓冲层、所述晶种层、所述硬偏置堆叠件、所述磁隧道结堆叠件、所述覆盖层和所述顶部电极的部分。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1示出了根据本发明的包括磁隧道结(MTJ)元件的存储器器件的一些实施例的示意图。
图2A、图2B和图2C示出了根据本发明的MTJ元件的一些实施例的截面图。
图3示出了根据本发明的包括两个磁性随机存取存储器(MRAM)单元的存储器器件的一些实施例的截面图，每个MRAM单元均具有MTJ元件。
图4示出了根据本发明的包括MTJ堆叠件的存储器器件的一些实施例的截面图。
图5至图9、图10A、图11和图12示出了根据本发明的形成存储器器件的方法的一些实施例的截面图，存储器器件包括具有MTJ元件的MRAM单元。
图10B示出了根据本发明的形成包括多个MRAM单元的存储器器件的方法的一些实施例的顶视图。
图13示出了根据本发明的流程图格式的方法，其示出了形成包括具有MTJ元件的MRAM单元的存储器器件的方法的一些实施例。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然这些仅是实例而不旨在限制。例如，元件的尺寸不限于所公开的范围或值，但可能依赖于工艺条件和/或器件所需的性能。此外，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的空间关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间关系术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的空间关系描述符可以同样地作相应地解释。
磁隧道结(MTJ)堆叠件包括由隧道阻挡层分隔开的第一和第二铁磁膜。其中一个铁磁膜(通常称为“参考层”)具有固定的磁化方向，而另一个铁磁膜(通常称为“自由层”)具有可变的磁化方向。如果参考层和自由层的磁化方向处于平行取向，则电子将更可能隧穿隧道阻挡层，使得MTJ处于低电阻状态。相反，如果参考层和自由层的磁化方向处于反平行取向，则电子将不太可能隧穿隧道阻挡层，使得MTJ堆叠件处于高电阻状态。因此，MTJ堆叠件可以在两种电阻状态之间切换：具有低电阻的第一状态(RP：参考层和自由层的磁化方向是平行的)和具有高电阻的第二状态(RAP：参考层和自由层的磁化方向是反平行的)。由于它们的二元特性，MTJ堆叠件用于存储器单元中以存储数字数据，其中低电阻状态RP对应于第一数据状态(例如，逻辑“0”)，并且高电阻状态RAP对应于第二数据状态(例如，逻辑“1”)。
通常，MTJ堆叠件设置在底部电极和顶部电极之间，并且参考层、自由层和隧道阻挡层制造为具有特定的晶体结构和取向。具体地，参考层由具有(100)取向的体心立方(bcc)结构制成。在其他实施例中，参考层由具有(111)取向的面心立方(fcc)结构制成。为了确保参考层具有这种结构和取向，MTJ堆叠件从晶种层生长。然而，如在本发明的一些方面中所理解的，常规晶种层和/或底部电极包括扩散物质，诸如钽(Ta)和/或钌(Ru)。该扩散物质易于从晶种层和/或底部电极扩散到隧道阻挡层中，不利地影响隧道磁阻(TMR)效应，尤其是在热应力和老化时。本发明认识到底部电极表面上的粗糙度也是MTJ性能降低的主要来源。如果可以使底部电极表面更光滑(更好地平坦化)，则可以显着改善TMR效果。
本发明的一些实施例涉及MTJ器件，包括底部电极、位于底部电极上方的导电晶种层、位于导电晶种层上方的MTJ堆叠件以及位于MTJ堆叠件上方的顶部电极。缓冲层将导电晶种层与底部电极分隔开。该缓冲层配置为防止诸如钽和/或钌的扩散物质从底部电极扩散到导电晶种层中并且扩散到MTJ堆叠件中。例如，认为缓冲层有助于导电晶种层和MTJ堆叠件生长，从而减少MTJ堆叠件中的小缺陷(例如，晶界)的存在。因此，通过限制导电晶种层和MTJ堆叠件中的缺陷，缓冲层有助于防止扩散物质(例如，Ta和/或Ru)从底部电极扩散到MTJ堆叠件的隧道阻挡层中。此外，因为缓冲层改善了MTJ堆叠件的晶体结构，所以还减少了在缓冲层之上包含扩散物质的层的扩散。例如，即使缓冲层之上的晶种层和/或硬偏置层包括扩散物质(例如，Ta或Ru)，在缓冲层上方(并且不直接在下面的底部电极上)形成晶种层和/或硬偏置层的事实限制晶种层和MTJ堆叠件的晶格中的缺陷，并且因此限制扩散物质扩散到隧道阻挡层中。这防止了扩散物质对MTJ堆叠件的TMR产生不利影响，并且防止了MTJ性能的降低。缓冲层的插入还提供更光滑的顶面，以帮助形成晶种层和MTJ堆叠件。在一些实施例中，缓冲层由X-Y形式的非晶非磁性膜(其中X是铁(Fe)、钴(Co)等，并且Y是铪(Hf)、钇(Y)、锆(Zr)等)制成，并且优选由Co-Hf膜形成，其中，Co-Hf膜的Hf含量在从约18原子百分比(at％)至40at％的范围内，并且厚度在从约1纳米至约10纳米的范围内。例如，Hf含量为18at％的Co-Hf合金膜将具有Co-Hf合金膜中的原子数的18％的Hf以及Co-Hf合金膜中的原子数的82％的Co。
参考图1，提供了根据一些实施例的存储器器件100的示意图。存储器器件100包括磁隧道结(MTJ)堆叠件102和存取晶体管104。存取晶体管通过设置在底部电极106下方的第一金属线107耦合到MTJ堆叠件102。位线(BL)通过设置在第二金属线120下方的顶部电极118耦合到MTJ堆叠件102的一端，并且源极线(SL)通过存取晶体管104耦合到MTJ堆叠件102的相对端。因此，向存取晶体管104的栅电极施加合适的字线(WL)电压耦合BL和SL之间的MTJ堆叠件102。因此，通过提供合适的偏置条件，MTJ堆叠件102可以在两种电阻状态之间切换以存储数据：具有低电阻的第一状态(参考层和自由层的磁化方向是平行的)和具有高电阻的第二状态(参考层和自由层的磁化方向是反平行的)。
MTJ堆叠件102设置在底部电极106和顶部电极118之间。在一些实施例中，MTJ堆叠件102包括缓冲层108(在一些实施例中称为扩散阻挡层)、晶种层110、硬偏置堆叠件111、反平行耦合(APC)层112、参考层113、阻挡层114、自由层115、垂直磁各向异性(PMA)保护层116和覆盖层117。覆盖层117设置在PMA保护层116上方。在一些实施例中，APC层112是可选的而不是MTJ堆叠件102的一部分。在一些实施例中，APC层112是硬偏置堆叠件111的一部分。其中，它作为硬偏置堆叠件111的顶层包括在硬偏置堆叠件111中。在一些实施例中，覆盖层117是可选的而不是MTJ堆叠件102的一部分。在一些实施例中，覆盖层117是PMA保护层116的一部分，它作为PMA保护层116的顶层包括在PMA保护层116中。在一些实施例中，底部电极106由例如钽(Ta)、氮化钽(TaN)或钌(Ru)组成。在一些实施例中，底部电极106的上表面基本上是粗糙的。例如，底部电极106的基本上粗糙的上表面可以包括多个突起，具有锯齿形轮廓和/或一些其它合适的轮廓。
缓冲层108是非磁性且导电的并且配置为防止扩散物质从底部电极106到晶种层110、硬偏置堆叠件111、APC层112、参考层113和阻挡层114的扩散105。因此，缓冲层108防止或限制扩散物质扩散到阻挡层114中，这阻止阻挡层114在参考层113和自由层115之间电“泄漏”。在一些实施例中，缓冲层108由X-Y形式的非晶非磁性膜制成(其中X是Fe、Co等，Y是Hf、Y、Zr等)。在一些实施例中，Co-Hf膜的化学含量的Hf含量在从18at％至40at％的范围内。在一些实施例中，缓冲层108的厚度在约1纳米和约10纳米之间的范围内。缓冲层108具有光滑表面并且是非晶的，并且为晶种层110、硬偏置堆叠件111、APC层112、参考层113、阻挡层114、自由层115和PMA保护层116以及覆盖层117提供原子结构基础，以实现它们所需的原子结构和取向。具体地，缓冲层108确保硬偏置堆叠件111实现具有(100)取向的bcc结构，并且是高度纹理化的大晶粒结晶结构，该大晶粒结晶结构在一个MRAM单元内基本上没有晶界。在一些实施例中，缓冲层108是由平均直径小于1nm的颗粒组成的非晶材料，并且为参考层113提供结构基础以实现具有(100)取向的bcc结构。在其他实施例中，缓冲层108确保硬偏置堆叠件111实现具有(111)取向的面心立方(fcc)结构。在更进一步的实施例中，缓冲层108有助于参考层113实现具有(111)取向的fcc结构。
晶种层110直接设置在缓冲层108之上。晶种层110具有光滑表面并且是非晶的。在一些实施例中，晶种层110由多层堆叠件组成，多层堆叠件具有包括诸如镍铬(NiCr)、钴铁硼(CoFeB)、镁(Mg)、钽(Ta)、钌(Ru)等的材料的层，其中，每层分别形成为具有5纳米或在约4纳米和6纳米的范围内的厚度。
硬偏置堆叠件111是具有受约束或“固定”的磁化方向的铁磁材料。在某些情况下，通过在制造整个芯片之后初始化暴露于高磁场，可以实现这种“固定”的磁化方向。
参考层113是具有“固定”的磁化方向的铁磁层。然而，参考层113的磁化方向与硬偏置堆叠件111的磁化方向相反。例如，如果硬偏置堆叠件111的磁化方向是“向上”，则参考层113的磁化是“向下”；或者如果硬偏置堆叠件111的磁化方向是“向左”(在硬偏置堆叠件111内的平面中)，则参考层113的磁化是“向右”(在参考层113内的平面中，但是又与硬偏置堆叠件111的再次相反)。APC层112通过交换偏置耦合效应确保参考层113的磁化与硬偏置堆叠件111的磁化相反。在一些实施例中，APC层112由形成为0.4纳米或在约0.3纳米至约0.5纳米的范围内的厚度的Ru或者形成为0.5纳米或在约0.4纳米至约0.6纳米的范围内的厚度的Ir制成。
在一些情况下，阻挡层114可以表现为薄介电层或非磁性金属层，将参考层113与自由层115分隔开。在一些实施例中，阻挡层114可以包括非晶阻挡层(诸如氧化铝(AlOx)或氧化钛(TiOx))或结晶阻挡层(诸如氧化锰(MgO)或尖晶石(例如，MgAl2O4))。在铁磁存储器堆叠件是MTJ的实施例中，阻挡层114是隧道阻挡层，其足够薄以允许参考层113和自由层115之间的电流的量子力学隧穿。
自由层115能够在两个磁化状态中的一个之间改变其磁化方向，这两个磁化状态对应于存储在存储器单元中的二元数据状态。例如，在第一状态中，自由层115可以具有磁化方向，其中自由层115的磁化与参考层113的磁化方向平行对准，从而为MTJ堆叠件102提供相对较低的电阻。在第二状态中，自由层115的磁化方向可以与铁磁参考层113的磁化方向反平行地对准，从而为MTJ堆叠件102提供相对较高的电阻。
PMA保护层116设置在自由层115上方。PMA保护层116通常增强MTJ堆叠件102的各向异性，或者在堆叠件建立时保护它免于退化。覆盖层117设置在PMA保护层116上方。
因为缓冲层108有助于在其之上的膜堆叠件中形成具有较少缺陷的晶体结构，所以缓冲层108实际上防止了扩散物质从底部电极106到晶种层110和MTJ堆叠件102的扩散105，因此，MTJ堆叠件102可以表现出比传统方法更高的可靠性和更好的晶体结构。
参考图2A，提供了根据一些实施例的MTJ器件200a的截面图。MTJ器件200a包括来自图1的MTJ堆叠件102中包括的层的详细展示。缓冲层108设置在晶种层110下方。缓冲层108促进其上方的层实现它们期望的晶体结构和取向，另外，缓冲层108不会破坏其上方的层的磁相互作用。缓冲层108具有光滑的形貌，是非磁性且导电的，基本上没有扩散物质(例如，不含Ru和Ta)，并且是非晶的(例如，平均粒径小于1nm)或具有强(100)取向的bcc结构。缓冲层108用作扩散阻挡层以防止金属材料扩散到硬偏置堆叠件111和MTJ堆叠件102中。缓冲层108提供原子结构，该原子结构为硬偏置堆叠件111提供基础以实现具有(100)取向的bcc结构。在一些实施例中，缓冲层108由X-Y形式的非晶非磁性膜制成(其中X是Fe、Co等，并且Y是Hf、Y、Zr等)。在一些实施例中，缓冲层108是Co-Hf膜，其Hf含量在从18at％至40at％的范围内。在一些实施例中，缓冲层可以具有在约1nm和10nm之间的范围内的厚度。
晶种层110直接设置在缓冲层108之上。应当理解，晶种层可以包括具有许多可允许材料的任何顺序的任何数量的层，因此图2A仅是示例。晶种层110具有光滑的表面并且是非晶的。在一些实施例中，晶种层110包括设置在镁(Mg)层204下方的氮化钽(TaN)层202、设置在Mg层204上方的钴铁硼(CoFeB)层206以及设置在CoFeB层206上方的镍铬(NiCr)层208。在一些实施例中，晶种层110由多层堆叠件组成，多层堆叠件包括诸如镍铬(NiCr)、钴铁硼(CoFeB)、镁(Mg)和/或钽(Ta)的材料的层。在一些实施例中，晶种层110内的各个层分别形成为5nm、在约4nm至6nm的范围内或在约0.25nm至1.5nm的范围内的厚度。在一些实施例中，晶种层110包括厚度为5nm和/或厚度在4.5nm至5.5nm范围内的钌。
硬偏置堆叠件111具有强各向异性。在一些实施例中，硬偏置堆叠件111包括N个重复的Co和铂(Pt)交替层的层叠结构。在一些实施例中，N是大于1的整数，在一些实施例中，N是5，在可选实施例中，N在约5和20的范围内或一些其它合适的数目。在一些实施例中，在硬偏置堆叠件111之上存在反平行耦合(APC)层112。应当理解，硬偏置堆叠件111可以包括具有许多可允许的材料和厚度的任何顺序的任何数量的层，并且因此图2A仅是示例。硬偏置堆叠件111包括设置在NiCr层208上方的第一硬偏置层210、设置在第一硬偏置层210上方的第二硬偏置层212、位于第二硬偏置层212上方的第一钴(Co)层214、设置在第一Co层214上方的第三硬偏置层216以及设置在第三硬偏置层216上方的第二钴(Co)层218。在一些实施例中，第一硬偏置层210由钴镍(CoNi)、钴钯(CoPd)或钴铂(CoPt)组成，或第一硬偏置层210由上述材料的多层堆叠件组成。在一些实施例中，第二硬偏置层212由镍(Ni)、钯(Pd)或铂(Pt)组成。在一些实施例中，第三硬偏置层216由镍(Ni)、钯(Pd)或Pt组成。APC层112提供硬偏置堆叠件111的层与MTJ堆叠件102的参考层113之间的反铁磁间接交换耦合。在一些实施例中，硬偏置堆叠件111内的层分别形成为0.3nm或者在0.2nm至0.4nm的范围内的厚度。在一些实施例中，APC层112由形成为0.4nm或在约0.3nm至0.5nm的范围内的厚度的Ru或者形成为0.5nm或在约0.4nm至0.6nm的范围内的厚度的Ir组成。
MTJ堆叠件102包括设置在阻挡层114上方的自由层115以及参考层113。应当理解，自由层115和/或参考层113可以包括具有许多允许的材料和厚度的任何顺序的任何数量的层，并且因此图2A仅是示例。参考层113包括设置在APC层112上方的第一钴铁硼(CoFeB)层222、设置在第一CoFeB层222上方的第一参考层224以及设置在第一参考层224上方的第二CoFeB层226。在一些实施例中，第一参考层224包括钼(Mo)或钨(W)。在一些实施例中，阻挡层114包括氧化镁(MgO)。在一些实施例中，参考层113内的层分别形成为0.3nm、0.8nm、1nm的厚度，或在0.15nm至1.5nm的范围内的厚度。自由层115包括设置在阻挡层114上方的第三CoFeB层230、设置在第三CoFeB层230上方的第一自由层232以及设置在第一自由层232上方的第四CoFeB层234。在一些实施例中，第一自由层232包括钼(Mo)或钨(W)。在一些实施例中，自由层115内的层分别形成为0.2nm、1nm的厚度，或在0.10nm至1.5nm的范围内的厚度。APC层112引起硬偏置堆叠件111和参考层113之间的反平行耦合。
MTJ堆叠件102包括参考层113和自由层115，它们通过阻挡层114彼此分隔开。在一些实施例中，参考层113可以具有固定或“钉扎”的磁取向，而自由层115具有可变或“自由”的磁取向，自由层115可以在两个或更多个不同的磁极之间切换，每个磁极表示不同的数据状态，诸如不同的二元状态。
在一些实施例中，自由层115包括铁、钴、镍、铁钴、镍钴、硼化钴铁、硼化铁、铁铂、铁钯等。在一些实施例中，阻挡层114在自由层115和参考层113之间提供电隔离，同时仍允许电子在适当条件下隧穿阻挡层114。阻挡层114可以包括例如氧化镁(MgO)、氧化铝(例如，Al2O3)、氧化镍、氧化钆、氧化钽、氧化钼、氧化钛、氧化钨等。
PMA保护层116设置在MTJ堆叠件102上方。应当理解，PMA保护层116可以包括具有许多可允许的材料和厚度的任何顺序的任何数量的层，因此图2A仅是示例。PMA保护层116增强MTJ堆叠件102的各向异性。PMA保护层116包括设置在第四CoFeB层234上方的覆盖氧化镁(MgO)层236、设置在覆盖MgO层236上方的覆盖CoFeB层238、设置在覆盖CoFeB层238上方的第一覆盖层240以及设置在第一覆盖层240上方的覆盖层117。在一些实施例中，第一覆盖层240包括钼(Mo)或钨(W)。在一些实施例中，PMA保护层116内的层分别形成为0.4nm、0.6nm、2nm的厚度，或在0.2nm至3nm的范围内的厚度。在一些实施例中，覆盖层117包括形成为6nm的厚度或在3nm和9nm的范围内的厚度的钌(Ru)，覆盖层117防止扩散物质扩散到MTJ堆叠件102。
参考图2B，提供了根据一些实施例的MTJ器件200b的截面图。MTJ器件200b包括来自图1的MTJ堆叠件102的另外实施例中包括的层的详细展示。缓冲层108a设置在晶种层110下方。缓冲层108b设置在晶种层110和硬偏置堆叠件111之间。缓冲层108c设置在自由层115和PMA保护116之间。缓冲层108a、108b和108c具有平滑的形貌，是非磁性的和导电的，本身基本上没有扩散物质，并且是非晶的。缓冲层108a、108b和108c用作扩散阻挡层，以防止金属材料(例如钽(Ta)和/或钌(Ru))扩散到硬偏置堆叠件111和MTJ堆叠件102中。缓冲层108a提供用于硬偏置堆叠件111的原子结构基础，以实现具有(100)取向的bcc结构。在一些实施例中，缓冲层108a、108b和108c分别由X-Y形式的非晶非磁性膜(其中X是Fe、Co等，并且Y是Hf、Y、Zr等)制成，厚度在约1nm和10nm之间的范围内。在一些实施例中，缓冲层108a、108b和108c分别由Co-Hf膜制成，Hf含量在从18at％至40at％的范围内。
参考图2C，提供了根据一些实施例的MTJ器件200c的截面图。MTJ器件200c包括来自图1的MTJ堆叠件102的另外实施例中的层的详细展示。晶种层110直接设置在缓冲层108之上。晶种层110具有光滑表面并且是非晶的。在一些实施例中，晶种层110由Ru组成，厚度为5nm或者在大约2.5nm至7.5nm的范围内。硬偏置堆叠件111具有强各向异性。硬偏置堆叠件111包括许多重复的Co和Pt交替层的堆叠件结构。在一些实施例中，硬偏置堆叠件111的层分别具有0.3nm的厚度或在约0.15nm至0.45nm的范围内的厚度。在硬偏置堆叠件111之上存在反平行耦合(APC)层112。APC层112提供硬偏置堆叠件111的层与MTJ堆叠件102的参考层113之间的反铁磁间接交换耦合。在一些实施例中，APC层112由厚度为0.4nm的钌(Ru)层或厚度为0.5nm的Ir层组成。参考层113包括厚度为0.8nm的CoFeB层231、厚度为0.3nm的W层232和厚度为1.0nm的FeB层233。在一些实施例中，阻挡层114包括厚度为0.8nm的氧化镁(MgO)。自由层115包括厚度为1.0nm的CoFeB层251、厚度为0.2nm的Mo层252和厚度为1.0nm的CoFeB层253。APC层112引起硬偏置堆叠件111和参考层113之间的反平行耦合。PMA保护层116包括厚度为0.6nm的MgO层261、厚度为0.4nm的CoFeB层262和厚度为2nm的Mo层263。覆盖层117设置在PMA保护层116上方。在一些实施例中，覆盖层117包括厚度为6.0nm的Ru层，覆盖层117防止扩散物质扩散到MTJ堆叠件102。
图3示出了存储器器件300的一些实施例的截面图，存储器器件300包括MRAM单元320、322。存储器器件包括设置在第一层间介电(ILD)层302内的下部金属线304。第二ILD层306设置在第一ILD层302上方。下部互连通孔308设置在下部金属线304上方。扩散阻挡层310设置在下部互连通孔308上方。底部电极106设置在扩散阻挡层310上方。绝缘体314a、314b和314c设置在第二ILD层306上方。在一些实施例中，底部电极106由氮化钛(TiN)层和/或氮化钽(TaN)层组成。在一些实施例中，下部互连通孔308和金属线304例如由铜或铝组成。
第一MRAM单元320和第二MRAM单元322设置在底部电极106和顶部电极118之间。第一MRAM单元320和第二MRAM单元322包括MTJ堆叠件102。MTJ堆叠件102包括缓冲层108、位于缓冲层108上方的晶种层110、位于晶种层110上方的硬偏置堆叠件111、位于硬偏置堆叠件111上方的参考层113、位于参考层113上方的阻挡层114、位于阻挡层上方的自由层115以及位于自由层115上方的PMA保护层116。缓冲层108设置在底部电极106和晶种层110之间。缓冲层108防止扩散物质(诸如Ta或Ru)从底部电极106扩散至晶种层110。在一些实施例中，缓冲层108的最外侧壁位于下部互连通孔308的最外侧壁内。缓冲层108的最外侧壁位于底部电极106的最外侧壁内。位于第一MRAM单元320下方的底部电极106和扩散阻挡层310的侧壁由绝缘体314a、314b的外侧壁限定。位于第二MRAM单元322下方的底部电极106和扩散阻挡层310的侧壁由绝缘体314b、314c的外侧壁限定。绝缘体314a、314b和314c的顶面的宽度大于绝缘体314a、314b和314c的底面的宽度。
侧壁间隔件316设置在第一MRAM单元320和第二MRAM单元322上方。侧壁间隔件316覆盖MTJ堆叠件102的侧壁。在一些实施例中，侧壁间隔件316由氮化硅(Si3N4)组成。第二ILD层318设置在侧壁间隔件316上方。在一些实施例中，第二ILD层318由正硅酸乙酯(TEOS)层组成。第一介电层326设置在第二ILD层318上方。在一些实施例中，第一介电层326由碳化硅(SiC)层组成。第二介电层328设置在第一介电层326上方。在一些实施例中，第二介电层328由TEOS层组成。第三ILD层330设置在第二介电层328上方。顶部电极通孔332设置在顶部电极118上方。第四ILD层334设置在第三ILD层330上方。在一些实施例中，第四ILD层334由极低k介电材料组成。导电通孔336设置在顶部电极通孔332上方。导线338设置在导电通孔336上方。导线338的侧壁延伸超过导电通孔336的侧壁。在一些实施例中，导线338和导电通孔336包括铜或铝。
图4示出了集成电路400的一些实施例的截面图，集成电路400包括设置在集成电路400的互连结构404中的MTJ堆叠件102a、102b。集成电路400包括衬底406。例如，406可以是体衬底(例如，体硅衬底)或绝缘体上硅(SOI)衬底。所示实施例描绘了一个或多个浅沟槽隔离(STI)区408，STI区408可以包括衬底406内的介电填充沟槽。
两个存取晶体管410、104设置在STI区408之间。存取晶体管410、104分别包括栅电极414、416；栅极电介质418、420；侧壁间隔件422；以及源极/漏极区424。源极/漏极区424设置在栅电极414、416和STI区408之间的衬底406内，并且被掺杂以分别具有与栅极电介质418、420下方的沟道区的第二导电类型相反的第一导电类型。栅电极414、416可以是例如掺杂的多晶硅或金属，诸如铝、铜或它们的组合。栅极电介质418、420可以是例如氧化物(诸如二氧化硅)或高k介电材料。例如，侧壁间隔件422可以由氮化硅(例如，Si3N4)制成。
互连结构404布置在衬底406上方并且将器件(例如，存取晶体管410、104)彼此耦合。互连结构404包括以交替的方式彼此层叠的多个IMD层426、428、430和多个金属化层432、434、436。IMD层426、428、430可以由例如低k电介质(诸如未掺杂的硅酸盐玻璃)或氧化物(诸如二氧化硅)或极低k介电层制成。金属化层432、434、436包括金属线438、440、442，它们形成在沟槽内并且可以由诸如铜或铝的金属制成。接触件444从底部金属化层432延伸到源极/漏极区424和/或栅电极414、416；并且通孔446在金属化层432、434、436之间延伸。接触件444和通孔446延伸穿过介电保护层450、452(可以由介电材料制成并且可以在制造期间用作蚀刻停止层)。例如，介电保护层450、452可以由极低k介电材料制成。例如，接触件444和通孔446可以由诸如铜或钨的金属制成。在一些实施例中，金属线438中的金属线可以例如电耦合到源极线(SL)，使得可以在SL处访问存取晶体管410、104的输出。
配置为存储相应数据状态的MTJ堆叠件102a、102b布置在互连结构404内的相邻金属层之间。MTJ堆叠件102A包括缓冲层108、位于缓冲层108上方的晶种层110、位于晶种层110上方的硬偏置堆叠件111、位于硬偏置堆叠件111上方的参考层113、位于参考层上方的阻挡层114、位于阻挡层114上方的自由层115和位于自由层115上方的PMA保护层116。
图5至图12示出了根据本发明的形成包括MRAM单元的存储器器件的方法的一些实施例的截面图500至1200，MRAM单元包括MTJ。尽管参考方法描述了图5至图12中所示的截面图500至1200，但是将理解，图5至图12中所示的结构不限于该方法，而是可以单独地独立于该方法。虽然将图5至图12描述为一系列步骤，但是将理解，这些步骤不是限制性的，因为在其他实施例中步骤的顺序可以改变，并且所公开的方法也适用于其他结构。在其他实施例中，可以全部或部分地省略所示出和/或描述的一些步骤。
如图5的截面图500所示，互连通孔308形成在第二ILD层306内。扩散阻挡层502形成在第二ILD层306上方。底部电极层504形成在扩散阻挡层502上方。掩模层506形成在底部电极层504上方。掩模层506包括限定底部电极层504的顶面之上的一个或多个孔508a和508b的一对侧壁。在一些实施例中，互连通孔308可以由铜或铝组成。在一些实施例中，底部电极层504可以由钛(Ti)层、氮化钛(TiN)层、钽(Ta)层或氮化钽(TaN)层组成。在一些实施例中，缓冲膜902形成在底部电极层504和掩模层506之间，在这样的实施例中，缓冲膜902不在后面的步骤中形成。
如图6的截面图600所示，实施蚀刻工艺以蚀刻掩模层506、底部电极层504和扩散阻挡层502。蚀刻工艺限定底部电极106、扩散阻挡层310和一个或多个孔602a、602b。在一些实施例中，可以通过将一个或多个孔(图5的508a和508b)下方的底部电极层504和扩散阻挡层502的未掩蔽区域暴露于蚀刻剂604来实施蚀刻工艺。在一些实施例中，扩散阻挡层310可以围绕底部电极106的侧壁(未示出)。
如图7的截面图700所示，在底部电极上方形成绝缘层702。绝缘层702填充一个或多个孔(图6的602a和602b)。
如图8的截面图800所示，沿着线802实施化学机械平坦化(CMP)工艺。CMP工艺去除绝缘层(图7的702)的部分。平坦化工艺限定第一绝缘体314a和第二绝缘体314b。底部电极106和扩散阻挡层310的侧壁由第一绝缘体314a和第二绝缘体314b限定。
如图9的截面图900所示，在底部电极106上方形成缓冲膜902。在缓冲膜902上方形成晶种膜904。在晶种膜904上方形成硬偏置膜906。在硬偏置膜906上方形成MTJ层908。MTJ层908可以包括参考层和自由层，其中阻挡层将参考层与自由层分隔开。在MTJ层908上方形成覆盖膜910。在覆盖膜910上方形成顶部电极层912。在顶部电极层912上方形成硬掩模层914。在硬掩模层914上方形成掩模层916和光刻胶918。掩模层916和光刻胶918覆盖硬掩模层914的中心区922。掩模层916和光刻胶918使硬掩模层914的上表面的牺牲部分920未被覆盖并且暴露。
如图10A的截面图1000a所示，实施蚀刻工艺以蚀刻缓冲膜(图9的902)、晶种膜(图9的904)、硬偏置膜(图9的906)、MTJ层(图9的908)、覆盖膜(图9的910)和顶部电极层(图9的912)，分别限定缓冲层108、晶种层110、硬偏置堆叠件111、MTJ堆叠件102、PMA保护层116和顶部电极118。蚀刻工艺去除硬掩模层(图9的914)、掩模层(图9的916)以及光刻胶(图9的918)。蚀刻工艺包括将牺牲部分(图9的920)暴露于蚀刻剂1002。
制造MTJ器件期间的问题是在MTJ器件蚀刻期间将金属底部电极106材料(例如蚀刻剂1002)再次沉积到MTJ器件侧壁上，导致MTJ器件的底部电极106与顶部电极118短路。在一些实施例中，首先从扩散阻挡层310和底部电极106一直沉积MTJ膜堆叠件直到顶部电极118，然后是硬掩模层(图9的914)。随后进行光刻工艺并形成MTJ膜堆叠件图案。然后在一个步骤中蚀刻MTJ膜堆叠件，一直到底部电极106。使用这种一步蚀刻工艺，即使在完全优化蚀刻工艺时，来自底部电极106和扩散阻挡层310的金属物质也再次沉积到MTJ膜堆叠件侧壁上。此外，底部电极106和扩散阻挡层310通常包含钽和钌。这些是“粘性”物质，其对MTJ膜堆叠件的侧壁具有更高的粘附系数。虽然在优化工艺时可以在蚀刻工艺期间有效地去除大多数金属物质，但这些“粘性”物质更难以排空，并且在蚀刻工艺期间倾向于“粘附”到侧壁，导致侧壁再沉积，从而导致顶部电极118和底部电极106的短路。可以进一步理解本发明的实施例，一些实施例将有助于减少金属底部电极106材料的侧壁再沉积。在一些实施例中，使用两步蚀刻工艺，其中在第一蚀刻步骤和随后的CMP步骤中蚀刻并且图案化底部电极106和扩散阻挡层310，而在第二蚀刻步骤中蚀刻并且图案化MTJ膜堆叠件的其余部分。在该方法中，可以完全避免在底部电极106和扩散阻挡层310中的Ta和Ru的侧壁再沉积，从而消除了MTJ膜堆叠件侧壁上的绝大部分最终再沉积。在一些实施例中，两步工艺包括首先蚀刻缓冲层108、底部电极106和扩散阻挡层310，然后实施CMP步骤，而在第二蚀刻步骤中蚀刻并且图案化MTJ膜堆叠件的其余部分。
图10B示出了图10A的截面图1000a的俯视图1000b。虚线示出图10A的截面图1000a所在的位置。图10B显示了多个MRAM单元。多个MRAM单元以行和列布置。MRAM单元1010包括：由PMA保护层116围绕的顶部电极118。PMA保护层116由MTJ堆叠件102围绕。MTJ堆叠件102由硬偏置堆叠件111围绕。硬偏置堆叠件111由晶种层110围绕。晶种层110由缓冲层108围绕。缓冲层108由底部电极106围绕。底部电极106由第一绝缘体314a和第二绝缘体314b围绕。MRAM单元1010在所有侧面上由绝缘体1012围绕。绝缘体1012设置在多个MRAM单元的行和列之间。因此，可以理解，当一起观察图10A和图10B时，虽然一些实施例可以指代“侧壁”(复数)，但是该术语“侧壁”可以从横截面的角度来解释；并且在一些实施例中，当从上方观察侧壁时，可以理解，横截面侧壁实际上是单个连续(例如，圆形或椭圆形)侧壁。
如图11的截面图1100所示，在顶部电极118周围和底部电极106上方形成侧壁间隔件316。在侧壁间隔件316上方形成第二ILD层318。在第二ILD层318上方形成第一介电层326。在第一介电层326上方形成第二介电层328。
如图12的截面图1200所示，在第二介电层328上方形成第三ILD层330。在顶部电极118上方形成顶部电极通孔332。在第三ILD层330上方形成第四ILD层334。在顶部电极通孔332上方形成导电通孔336。在导电通孔336上方形成导线338。
图13示出了根据一些实施例的形成存储器器件的方法1300。虽然方法1300被示出和/或描述为一系列步骤或事件，但是应当理解，该方法不限于所示的顺序或步骤。因此，在一些实施例中，步骤可以以不同于所示的顺序实施，和/或可以同时实施。此外，在一些实施例中，所示出的步骤或事件可以被细分为多个步骤或事件，其可以在不同的时间实施或者与其他步骤或子步骤同时实施。在一些实施例中，可以省略一些示出的步骤或事件，并且可以包括其他未示出的步骤或事件。
在1302处，在层间介电(ILD)层上方形成扩散阻挡层。图5示出了对应于步骤1302的一些实施例的截面图500。
在1304处，在扩散阻挡层上方形成底部电极层。图5示出了对应于步骤1304的一些实施例的截面图500。
在1306处，实施蚀刻工艺以在底部电极层和扩散阻挡层中限定一个或多个孔，从而限定底部电极和扩散阻挡层。图6示出了对应于步骤1306的一些实施例的截面图600。
在1308处，在底部电极上方形成绝缘层，填充一个或多个孔。图7示出了对应于步骤1308的一些实施例的截面图700。
在1310处，实施平坦化工艺以去除绝缘层的部分，从而限定一对绝缘体。图8示出了对应于步骤1310的一些实施例的截面图800。
在1312处，在底部电极上方形成缓冲层、晶种层、硬偏置堆叠件、MTJ堆叠件、覆盖层、顶部电极、硬掩模和光刻胶。图9示出了对应于步骤1312的一些实施例的截面图900。
在1314处，实施蚀刻工艺以去除硬掩模、光刻胶以及缓冲层、晶种层、硬偏置堆叠件、MTJ堆叠件、覆盖层和顶部电极的部分。图10A示出了对应于步骤1314的一些实施例的截面图1000a。
在1316处，在缓冲层、晶种层、硬偏置堆叠件、MTJ堆叠件、覆盖层和顶部电极上方形成侧壁间隔件。图11示出了对应于步骤1316的一些实施例的截面图1100。
在1318处，在顶部电极上方形成层间介电(ILD)层和顶部电极通孔。图12示出了对应于步骤1318的一些实施例的截面图1200。
在1320处，在顶部电极通孔上方形成互连通孔，并且在互连通孔上方形成线。图12示出了对应于步骤1320的一些实施例的截面图1200。
因此，在一些实施例中，本发明涉及一种形成设置在顶部电极和底部电极之间的MRAM单元的方法，该MRAM单元包括MTJ元件，该MTJ元件包括设置在底部电极和MTJ堆叠件之间的缓冲层。
在一些实施例中，本发明涉及一种存储器器件。该存储器器件包括磁隧道结(MTJ)器件，磁隧道结器件包括层的堆叠件，包括：底部电极，设置在衬底上方；晶种层，设置在底部电极上方；缓冲层，设置在底部电极和晶种层之间。缓冲层防止扩散物质从底部电极扩散到晶种层。
在其他实施例中，本发明涉及磁阻随机存取存储器(MRAM)器件。MRAM器件包括设置在互连通孔上方的底部电极。晶种层设置在底部电极上方。硬偏置堆叠件设置在晶种层上方，并且MTJ堆叠件设置在硬偏置堆叠件上方。MTJ堆叠件包括参考层、阻挡层和自由层。覆盖层设置在MTJ堆叠件上方，并且缓冲层设置在底部电极和晶种层之间。扩散层防止扩散物质从底部电极扩散到晶种层、硬偏置堆叠件和MTJ堆叠件中。
本发明的实施例提供了一种半导体器件，包括：底部电极，设置在半导体衬底上方，所述底部电极包括扩散物质；导电晶种层，包括设置在所述底部电极上方的非晶非磁性材料；磁隧道结(MTJ)堆叠件，设置在所述导电晶种层上方；以及缓冲层，将所述导电晶种层与所述底部电极分隔开，其中，所述缓冲层配置为防止所述扩散物质从所述底部电极扩散到所述导电晶种层和所述磁隧道结堆叠件。
在上述半导体器件中，其中，所述缓冲层包括Hf含量在从18at％至40at％的范围内的Co-Hf膜。
在上述半导体器件中，其中，所述缓冲层没有所述扩散物质，并且其中，所述扩散物质是钽。
在上述半导体器件中，其中，限定在所述缓冲层的顶面和所述缓冲层的底面之间的所述缓冲层的厚度在1nm和10nm之间。
在上述半导体器件中，其中，所述缓冲层具有平坦的上表面，其中，位于所述缓冲层下方的所述底部电极的上表面具有粗糙的上表面。
在上述半导体器件中，还包括：硬偏置堆叠件，设置在所述导电晶种层上方；其中，所述磁隧道结堆叠件设置在所述硬偏置堆叠件上方，其中，所述磁隧道结堆叠件包括参考层、位于所述参考层上方的阻挡层和位于所述阻挡层上方的自由层；以及覆盖层，设置在所述磁隧道结堆叠件上方。
在上述半导体器件中，还包括：硬偏置堆叠件，设置在所述导电晶种层上方；其中，所述磁隧道结堆叠件设置在所述硬偏置堆叠件上方，其中，所述磁隧道结堆叠件包括参考层、位于所述参考层上方的阻挡层和位于所述阻挡层上方的自由层；以及覆盖层，设置在所述磁隧道结堆叠件上方，还包括：顶部电极，设置在所述覆盖层上方；顶部电极通孔，设置在所述顶部电极上方；导电通孔，设置在所述顶部电极通孔上方；以及导线，设置在所述导电通孔上方。
在上述半导体器件中，还包括：互连通孔，设置在所述底部电极下方；扩散阻挡层，设置在所述互连通孔上方并且将所述互连通孔的上表面电耦合至所述底部电极的下表面；以及绝缘结构，沿着所述扩散阻挡层的外侧壁设置，所述绝缘结构的外周完全围绕所述磁隧道结堆叠件的外周，并且大于所述磁隧道结堆叠件的外周。
在上述半导体器件中，还包括：互连通孔，设置在所述底部电极下方；扩散阻挡层，设置在所述互连通孔上方并且将所述互连通孔的上表面电耦合至所述底部电极的下表面；以及绝缘结构，沿着所述扩散阻挡层的外侧壁设置，所述绝缘结构的外周完全围绕所述磁隧道结堆叠件的外周，并且大于所述磁隧道结堆叠件的外周，其中，所述底部电极的外侧壁和所述扩散阻挡层的外侧壁相对于所述半导体衬底的上表面成角度并且非垂直。
本发明的另一实施例提供了一种磁阻随机存取存储器(MRAM)器件，包括：底部电极，设置在互连通孔上方；晶种层，设置在所述底部电极上方；硬偏置堆叠件，设置在所述晶种层上方；参考层，设置在所述硬偏置堆叠件上方；阻挡层，设置在所述参考层上方；自由层，设置在所述阻挡层上方；覆盖层，设置在所述自由层上方；以及缓冲层，将所述底部电极和所述晶种层分隔开，其中，所述缓冲层防止扩散物质从所述底部电极扩散到所述晶种层、所述硬偏置堆叠件和磁隧道结堆叠件。
在上述磁阻随机存取存储器器件中，其中，所述缓冲层由X-Y形式的非晶非磁性二元合金制成，其中，X是Fe或Co，并且Y是Hf、Y或Zr。
在上述磁阻随机存取存储器器件中，其中，所述晶种层由多层堆叠件组成，其中，所述多层堆叠件包括镍铬(NiCr)层、钴铁硼(CoFeB)层、镁(Mg)层和/或钽(Ta)层。
在上述磁阻随机存取存储器器件中，还包括：扩散阻挡层，设置在所述底部电极下方；以及一对绝缘体，设置在所述扩散阻挡层的外侧壁处，其中，所述一对绝缘体位于所述互连通孔的外侧壁外侧。
在上述磁阻随机存取存储器器件中，还包括：第二缓冲层，设置在所述覆盖层和所述磁隧道结堆叠件之间，其中，所述第二缓冲层防止所述扩散物质从所述底部电极扩散到所述磁隧道结堆叠件；以及第三缓冲层，设置在所述晶种层和所述硬偏置堆叠件之间，其中，所述第三缓冲层防止所述扩散物质从所述晶种层扩散到所述硬偏置堆叠件。
在上述磁阻随机存取存储器器件中，还包括：第二缓冲层，设置在所述覆盖层和所述磁隧道结堆叠件之间，其中，所述第二缓冲层防止所述扩散物质从所述底部电极扩散到所述磁隧道结堆叠件；以及第三缓冲层，设置在所述晶种层和所述硬偏置堆叠件之间，其中，所述第三缓冲层防止所述扩散物质从所述晶种层扩散到所述硬偏置堆叠件，其中，所述缓冲层、所述第二缓冲层和所述第三缓冲层由X-Y形式的非晶非磁性合金制成，其中，X是Fe或Co，并且Y是Hf、Y或Zr。
在其他实施例中，本发明涉及一种用于制造存储器器件的方法。该方法包括在衬底上方形成扩散阻挡层。在扩散阻挡层上方形成底部电极层。实施蚀刻工艺，在底部电极层和扩散阻挡层中限定一个或多个孔，以及限定底部电极和扩散阻挡件。在底部电极上方形成绝缘层，填充一个或多个孔。实施平坦化工艺以去除绝缘层的部分，从而限定一对绝缘体。在底部电极上方形成缓冲层、晶种层、硬偏置堆叠件、MTJ堆叠件、覆盖层、顶部电极、硬掩模和光刻胶。实施蚀刻工艺以去除硬掩模、光刻胶以及缓冲层、晶种层、硬偏置堆叠件、MTJ堆叠件、覆盖层和顶部电极的部分。
在上述方法中，还包括：在所述顶部电极和所述底部电极上方形成侧壁间隔件；在所述侧壁间隔件上方形成层间介电(ILD)层；以及在所述顶部电极上方形成顶部电极通孔。
在上述方法中，其中，所述缓冲层由X-Y形式的非晶非磁性二元合金制成，其中，X是Fe或Co，并且Y是Hf、Y或Zr。
在上述方法中，其中，所述缓冲层防止扩散物质从所述底部电极扩散到所述晶种层，以及帮助所述底部电极的顶面的平坦化。
在上述方法中，其中，所述一对绝缘体限定所述扩散阻挡件和所述底部电极的外侧壁。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并且不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (20)

1.一种半导体器件，包括：
底部电极，设置在半导体衬底上方，所述底部电极包括扩散物质；
导电晶种层，包括设置在所述底部电极上方的非晶非磁性材料；
磁隧道结堆叠件，设置在所述导电晶种层上方；以及
缓冲层，将所述导电晶种层与所述底部电极分隔开，其中，所述缓冲层配置为防止所述扩散物质从所述底部电极扩散到所述导电晶种层和所述磁隧道结堆叠件，
其中，所述缓冲层由X-Y形式的非晶非磁性二元合金制成，其中，X是Fe或Co，并且Y是Hf、Y或Zr，所述缓冲层的外侧壁与所述导电晶种层的外侧壁和所述磁隧道结堆叠件的外侧壁是共面的，并且所述底部电极的外侧壁位于所述缓冲层的外侧壁的外侧。
2.根据权利要求1所述的半导体器件，其中，所述缓冲层包括Hf含量在从18at％至40at％的范围内的Co-Hf膜。
3.根据权利要求1所述的半导体器件，其中，所述缓冲层没有所述扩散物质，并且其中，所述扩散物质是钽。
4.根据权利要求1所述的半导体器件，其中，限定在所述缓冲层的顶面和所述缓冲层的底面之间的所述缓冲层的厚度在1nm和10nm之间。
5.根据权利要求1所述的半导体器件，其中，所述缓冲层具有平坦的上表面，其中，位于所述缓冲层下方的所述底部电极的上表面具有粗糙的上表面。
6.根据权利要求1所述的半导体器件，还包括：
硬偏置堆叠件，设置在所述导电晶种层上方；
其中，所述磁隧道结堆叠件设置在所述硬偏置堆叠件上方，其中，所述磁隧道结堆叠件包括参考层、位于所述参考层上方的阻挡层和位于所述阻挡层上方的自由层；以及
覆盖层，设置在所述磁隧道结堆叠件上方。
7.根据权利要求6所述的半导体器件，还包括：
顶部电极，设置在所述覆盖层上方；
顶部电极通孔，设置在所述顶部电极上方；
导电通孔，设置在所述顶部电极通孔上方；以及
导线，设置在所述导电通孔上方。
8.根据权利要求1所述的半导体器件，还包括：
互连通孔，设置在所述底部电极下方；
扩散阻挡层，设置在所述互连通孔上方并且将所述互连通孔的上表面电耦合至所述底部电极的下表面；以及
绝缘结构，沿着所述扩散阻挡层的外侧壁设置，所述绝缘结构的外周完全围绕所述磁隧道结堆叠件的外周，并且大于所述磁隧道结堆叠件的外周。
9.根据权利要求8所述的半导体器件，其中，所述底部电极的外侧壁和所述扩散阻挡层的外侧壁相对于所述半导体衬底的上表面成角度并且非垂直。
10.一种磁阻随机存取存储器器件，包括：
底部电极，设置在互连通孔上方；
晶种层，设置在所述底部电极上方；
硬偏置堆叠件，设置在所述晶种层上方；
参考层，设置在所述硬偏置堆叠件上方；
阻挡层，设置在所述参考层上方；
自由层，设置在所述阻挡层上方；
覆盖层，设置在所述自由层上方；以及
缓冲层，将所述底部电极和所述晶种层分隔开，其中，所述缓冲层防止扩散物质从所述底部电极扩散到所述晶种层、所述硬偏置堆叠件和磁隧道结堆叠件，其中，所述缓冲层由X-Y形式的非晶非磁性二元合金制成，其中，X是Fe或Co，并且Y是Hf、Y或Zr，所述缓冲层的外侧壁与所述晶种层的外侧壁和所述磁隧道结堆叠件的外侧壁是共面的，并且所述底部电极的外侧壁位于所述缓冲层的外侧壁的外侧。
11.根据权利要求10所述的磁阻随机存取存储器器件，其中，所述缓冲层包括Hf含量在从18at％至40at％的范围内的Co-Hf膜。
12.根据权利要求10所述的磁阻随机存取存储器器件，其中，所述晶种层由多层堆叠件组成，其中，所述多层堆叠件包括镍铬层、钴铁硼层、镁层和/或钽层。
13.根据权利要求10所述的磁阻随机存取存储器器件，还包括：
扩散阻挡层，设置在所述底部电极下方；以及
一对绝缘体，设置在所述扩散阻挡层的外侧壁处，其中，所述一对绝缘体位于所述互连通孔的外侧壁外侧。
14.根据权利要求10所述的磁阻随机存取存储器器件，还包括：
第二缓冲层，设置在所述覆盖层和所述磁隧道结堆叠件之间，其中，所述第二缓冲层防止所述扩散物质从所述底部电极扩散到所述磁隧道结堆叠件；以及
第三缓冲层，设置在所述晶种层和所述硬偏置堆叠件之间，其中，所述第三缓冲层防止所述扩散物质从所述晶种层扩散到所述硬偏置堆叠件。
15.根据权利要求14所述的磁阻随机存取存储器器件，其中，所述第二缓冲层和所述第三缓冲层由X-Y形式的非晶非磁性合金制成，其中，X是Fe或Co，并且Y是Hf、Y或Zr。
16.一种用于制造存储器器件的方法，包括：
在衬底上方形成扩散阻挡层；
在所述扩散阻挡层上方形成底部电极层；
实施蚀刻工艺，在所述底部电极层和所述扩散阻挡层中限定一个或多个孔，限定底部电极和扩散阻挡件；
在所述底部电极上方形成绝缘层，填充所述一个或多个孔；
实施平坦化工艺以去除所述绝缘层的部分，限定一对绝缘体；
在所述底部电极上方形成缓冲层、晶种层、硬偏置堆叠件、磁隧道结堆叠件、覆盖层、顶部电极、硬掩模和光刻胶；以及
实施蚀刻工艺以去除所述硬掩模、所述光刻胶以及所述缓冲层、所述晶种层、所述硬偏置堆叠件、所述磁隧道结堆叠件、所述覆盖层和所述顶部电极的部分。
17.根据权利要求16所述的方法，还包括：
在所述顶部电极和所述底部电极上方形成侧壁间隔件；
在所述侧壁间隔件上方形成层间介电层；以及
在所述顶部电极上方形成顶部电极通孔。
18.根据权利要求16所述的方法，其中，所述缓冲层由X-Y形式的非晶非磁性二元合金制成，其中，X是Fe或Co，并且Y是Hf、Y或Zr。
19.根据权利要求16所述的方法，其中，所述缓冲层防止扩散物质从所述底部电极扩散到所述晶种层，以及帮助所述底部电极的顶面的平坦化。
20.根据权利要求16所述的方法，其中，所述一对绝缘体限定所述扩散阻挡件和所述底部电极的外侧壁。
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