CN110660765B - 一种三极管分离器件csp封装结构及封装方法 - Google Patents
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- 238000004806 packaging method and process Methods 0.000 title claims abstract description 43
- 238000000034 method Methods 0.000 title claims abstract description 27
- 239000002184 metal Substances 0.000 claims abstract description 54
- 229910052751 metal Inorganic materials 0.000 claims abstract description 54
- 239000004033 plastic Substances 0.000 claims abstract description 14
- 239000011347 resin Substances 0.000 claims description 6
- 229920005989 resin Polymers 0.000 claims description 6
- 238000003466 welding Methods 0.000 claims description 6
- 238000002161 passivation Methods 0.000 claims description 5
- 239000011248 coating agent Substances 0.000 claims description 4
- 238000000576 coating method Methods 0.000 claims description 4
- 238000005530 etching Methods 0.000 claims description 4
- 238000004544 sputter deposition Methods 0.000 claims description 4
- 238000009713 electroplating Methods 0.000 claims description 3
- 238000007731 hot pressing Methods 0.000 claims description 3
- 238000000926 separation method Methods 0.000 claims description 3
- 238000007789 sealing Methods 0.000 claims description 2
- 238000005538 encapsulation Methods 0.000 claims 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 8
- 229910052698 phosphorus Inorganic materials 0.000 description 8
- 239000011574 phosphorus Substances 0.000 description 8
- 238000009792 diffusion process Methods 0.000 description 6
- 239000004065 semiconductor Substances 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 239000000758 substrate Substances 0.000 description 4
- 239000004642 Polyimide Substances 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 238000012536 packaging technology Methods 0.000 description 2
- 229920001721 polyimide Polymers 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Images
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
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- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Abstract
本发明公开了一种三极管分离器件CSP封装结构及封装方法，该封装结构包括晶片(1)和布设于所述晶片(1)上的三极管，所述三极管中的两个功能引脚位于所述晶片(1)的正面，第三功能引脚位于所述晶片(1)的背面；所述晶圆背面减薄和背面金属层(8)蒸发或者溅射；在所述背面金属层(8)进行塑封(6)，包覆所述背面电极金属层(8)；所述晶片(1)上设置有划片槽(2)，所述划片槽(2)从所述晶片(1)的正面直至延伸至所述晶片(1)的背面金属层，所述划片槽(2)内布设有金属布线(3)，所述金属布线(3)将位于所述晶片(1)背面的功能引脚引到所述晶片(1)的正面。本发明通过划片槽直接连接到晶片的背面金属层，并通过金属布线将位于晶片背面的第三功能引脚引到晶片的正面，使所有功能引脚均在晶片的正面；降低了器件的导通电阻。
Description
技术领域
本发明涉及一种三极管分离器件CSP封装结构及封装方法。
背景技术
分立器件被广泛应用到消费电子、计算机及外设、网络通信，汽车电子、led显示屏等领域。包括：
半导体二极管：锗二极管、硅二极管、化合物二极管等；
半导体三极管：锗三极管、硅三极管、化合物三极管等；
特种器件及传感器；
敏感器件：压力敏感器件、磁敏器件(含霍尔器件及霍尔电路)、气敏器件、湿敏器件、离子敏感器件、声敏感器件、射线敏感器件、生物敏感器件、静电感器件等；
装好的压电晶片类似半导体器件；
半导体器件专用零件。
CSP(Chip Scale Package)封装，是芯片级封装的意思。CSP封装最新一代的内存芯片封装技术，其技术性能又有了新的提升。CSP封装可以让芯片面积与封装面积之比超过1:1.14，已经相当接近1:1的理想情况。与BGA封装相比，同等空间下CSP封装可以将存储容量提高三倍。CSP封装具有体积小、重量轻、输入/输出端数可以很多、电性能好以及热性能好等特点，故CSP封装被广泛用于封装分离器件。
目前，CSP封装技术用于封装三端分离器件等分离器件，利用CSP封装对三端分离器件进行封装时，通常三端分离器件的电极会分布在晶圆的正面和背面，比如功率MOSFET，其源极Source和栅极Gate是在晶圆的正面，而漏极Drain是在晶圆的背面；比如双极晶片管，其发射极Emitter和基极Base是在晶圆的正面，而集电极Collect是在晶圆的背面；但通常CSP封装，要求所有的电极都在晶圆的一侧，这样才好便于植球或者制作铜柱等。
目前，有两种方法来实现CSP对晶圆的要求，即将所有的电极都集成在晶圆的一侧，具体是：
第一种方法是通过设计，如图1所示，用深磷扩散至衬底的方法，将器件背面的电极通过深磷扩散区域引到晶圆的正面；这种方法简单，但需浪费晶圆正面的面积；另外如果器件的击穿电压很高，外延层厚度很厚，这种深磷扩散的方法就不太适用。
第二种方法是之前CSP封装，通过划片或者刻蚀至衬底，再通过金属布线将背面电极引到晶圆的正面。
深磷扩散方法CSP的缺点包括：第一，深磷扩散区要占用大量的芯片面积；第二，制备深磷扩散区，会造成半导体内杂质重新分布，这样势必会对器件设计造成很多的问题；第三，如果是高压器件，外延层厚度比较厚，这种深磷扩散的方式会非常困难。
之前CSP封装的缺点包括：第一，由于此制程的原因，芯片的厚度不会太薄，这样势必会造成器件的导通电阻大；第二，由于电流还是会垂直通过衬底层，器件的导通电阻还有优化的空间。
发明内容
为了解决现有技术中所存在的问题，本发明在此的目的在于提供一种能够降低器件的导通电阻的三极管分离器件CSP封装结构。
为实现本发明的目的，在此提供的三极管分离器件CSP封装结构包括晶片和布设于所述晶片上的三极管，所述三极管中的两个功能引脚位于所述晶片的正面，第三功能引脚位于所述晶片的背面；所述晶片上设置有划片槽，所述划片槽从所述晶片的正面直至延伸至所述晶片的背面金属层，所述划片槽内布设有金属布线，所述金属布线将位于所述晶片背面的功能引脚引到所述晶片的正面。
本发明提供的CSP封装结构通过划片槽直接连接到晶片的背面金属层，并通过金属布线将位于晶片背面的第三功能引脚引到晶片的正面，使所有功能引脚均在晶片的正面。此外，利用划片槽直接连接到晶片的背面金属层，降低了器件的导通电阻。
进一步的，本发明提供的CSP封装结构还包括布设于所述晶片背面的塑封层。利用塑封层既可以保护晶片的背面，也可以加厚晶片。
本发明在此的另一个目的在于提供一种三极管分离器件CSP封装方法，包括以下步骤：
步骤一：将三极管中的两个功能引脚的压焊点布设于晶片的正面；
步骤二：对所述晶片的背面进行减薄处理；
步骤三：在经所述步骤二减薄处理后的晶片背面布设电极金属层作为第三功能引脚；
步骤四：对所述晶片的背面进行塑封，包覆所述电极金属层；
步骤五：从所述晶片的正面沿所述晶片的背面方向开槽至电极金属层，形成划片槽；
步骤六：在所述晶片的正面涂覆第一介质层，所述第一介质层上开引线孔；
步骤七：利用金属溅射及蚀刻，在步骤六形成引线孔中形成金属引脚，并通过金属将电极金属层引导所述晶片的正面，形成金属布线；
步骤八：在所述晶片的正面布设第二介质层并开孔，确定三极管三个功能引脚的位置；
步骤九：在步骤八中所确定的功能引脚位置处植球或电镀形成第一引脚、第二引脚和第三引脚，完成封装。
本发明的有益效果是：通过划片槽直接连接到晶片的背面金属层，并通过金属布线将位于晶片背面的第三功能引脚引到晶片的正面，使所有功能引脚均在晶片的正面。
此外，利用划片槽直接连接到晶片的背面金属层，降低了器件的导通电阻。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本发明的实施例，并与说明书一起用于解释本发明的原理。显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。在附图中：
图1为现有深磷扩散至衬底的方法将器件背面的电极引到晶圆的正面的封装示意图；
图2为本发明所提供的CSP封装结构的示意图；
图3-图9为本发明所提供的CSP封装方法的封装步骤图；
图中：1-晶片，2-划片槽，3-金属布线，4-第一介质层，5-第二介质层，6-塑封层，7-钝化层，8-电极金属层，9-压焊点A，10-压焊点B，11-划片道。
具体实施方式
现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的范例；相反，提供这些实施方式使得本发明将更加全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。
此外，所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施例中。在下面的描述中，提供许多具体细节从而给出对本发明的实施例的充分理解。然而，本领域技术人员将意识到，可以实践本发明的技术方案而没有特定细节中的一个或更多，或者可以采用其它的方法、组元、装置、步骤等。在其它情况下，不详细示出或描述公知方法、装置、实现或者操作以避免模糊本发明的各方面。
附图中所示的方框图仅仅是功能实体，不一定必须与物理上独立的实体相对应。即，可以采用软件形式来实现这些功能实体，或在一个或多个硬件模块或集成电路中实现这些功能实体，或在不同网络和/或处理器装置和/或微控制器装置中实现这些功能实体。
附图中所示的流程图仅是示例性说明，不是必须包括所有的内容和操作/步骤，也不是必须按所描述的顺序执行。例如，有的操作/步骤还可以分解，而有的操作/步骤可以合并或部分合并，因此实际执行的顺序有可能根据实际情况改变。
本发明提供的三极管分离器件CSP封装结构中的三极管可以功率MOSFET，也可以是双极晶体管；当然也适用于其他三端分离器件。
在此以功率MOSFET为例，结合CSP封装方法更好地对本发明提供的技术方案进行说明，具体包括以下步骤：
步骤一：将功率MOSFET中的源极和栅极两个功能引脚的压焊点9和压焊点10布设于晶片1的正面，并在晶片1的正面预留划片道11，如图3所示；
步骤二：对晶片1的背面进行减薄处理，使晶片1背面减薄达到要求的厚度，当然根据具体的应用晶片1减薄的厚度会不一样；
步骤三：在经步骤二减薄处理后的晶片1背面用蒸发或者溅射的方法布设电极金属层8作为漏极，如图4所示；
步骤四：对晶片1的背面进行塑封6，并包覆电极金属层8，该塑封层作为薄晶圆的支撑，通过在晶片1的背面贴附树脂膜或热压树脂膜形成塑封，如图5所示；
步骤五：沿划片道11从晶片1的正面沿晶片1的背面方向开槽至电极金属层8，形成划片槽2，如图6所示；
步骤六：在晶片1的正面涂覆第一介质层4，第一介质层4上开源极引线孔、栅极引线孔和漏极引线孔，如图7所示；
步骤七：利用金属溅射及蚀刻，在步骤六形成的源极引线孔、栅极引线孔和漏极引线孔中形成金属引脚，并通过金属将电极金属层8引到晶片1的正面，形成金属布线3，如图8所示；
步骤八：在晶片1的正面布设第二层介质层5并开孔，确定源极、栅极和漏极三个功能引脚的位置，如图9所示；
步骤九：在步骤八中所确定的源极、栅极和漏极引脚位置处植球或电镀形成源极、栅极和漏极，三个电极都在晶圆正面，完成CSP封装，如图2所示。
此外，布设于晶片1正面的源极和栅极的压焊点周围的布设有钝化层7。
以上封装方法也适用于双极晶体管，当采用双极晶体管时，发射极和基极布设于晶片1的正面，集电极布设于晶片1的背面。该封装方法还可以用其它三端分离器件。
经以上方法可以制备成型的CSP封装结构包括以下几种实施例：
实施例一
参照图3所示，本实施例中的三极管分离器件CSP封装结构，包括了晶片1和布设于晶片1上的三极管，三极管中的两个功能引脚位于晶片1的正面，第三功能引脚位于晶片1的背面；晶片1上设置有划片槽2，划片槽2从晶片1的正面直至延伸至晶片1的背面金属层，划片槽2内布设有金属布线3，金属布线3将位于晶片1背面的功能引脚引到晶片1的正面；该划片槽2直接连接到晶片1的背面，降低了器件的导通电阻。
实施例二
本实施例中的三极管分离器件CSP封装结构包括了实施例一中的所有技术特征，还包括布设于划片槽2与金属布线3之间第一介质层4；该第一介质层4采用聚酰亚胺PI或者BCB等材料制成。
实施例三
本实施例中的三极管分离器件CSP封装结构包括了实施例一、实施例二中的所有技术特征，还包括布设于金属布线3表面的第二介质层5；该第二介质层5采用聚酰亚胺PI或者BCB等材料制成。
实施例四
本实施例中的三极管分离器件CSP封装结构包括了实施例一、实施例二、实施例三中的所有技术特征，还包括布设于晶片1背面的塑封层6；该塑封层6由树脂层构成，通过贴附或热压方式将树脂层贴附于晶片1的背面，且该塑封层6包覆位于晶片1背面的第三功能引脚。
实施例一、实施例二、实施例三、实施例四提供的三极管分离器件CSP封装结构中位于晶片1的正面的两个功能引脚周围布设有钝化层7。
以上实施例仅用以说明本发明的技术方案而非限制，本领域普通技术人员对本发明的技术方案所做的修改或等同替换，只要不脱离本发明的技术方案的精神和范围，均涵盖在本发明的权利要求范围内。
Claims (5)
1.一种三极管分离器件CSP封装方法，其特征在于：包括以下步骤：
步骤一：将三极管中的两个功能引脚的压焊点布设于晶片(1)的正面；
步骤二：对所述晶片(1)的背面进行减薄处理；
步骤三：在经所述步骤二减薄处理后的晶片(1)背面布设电极金属层(8)
作为第三功能引脚；
步骤四：对所述晶片(1)的背面进行塑封(6)，包覆所述电极金属层(8)；
步骤五：从所述晶片(1)的正面沿所述晶片(1)的背面方向开槽至电极金属层(8)，形成划片槽(2)；
步骤六：在所述晶片(1)的正面涂覆第一介质层(4)，所述第一介质层(4)上开引线孔；
步骤七：利用金属溅射及蚀刻，在步骤六形成引线孔中形成金属布线，并通过金属将电极金属层(8)引导所述晶片(1)的正面，形成金属布线(3)；
步骤八：在所述晶片(1)的正面布设第二介质层(5)并开孔，确定三极管三个功能引脚的位置；
步骤九：在步骤八中所确定的功能引脚位置处植球或电镀形成第一引脚、第二引脚和第三引脚，完成封装。
2.根据权利要求1所述的封装方法，其特征在于：所述步骤四通过在所述晶片(1)的背面贴附树脂膜或热压树脂膜形成塑封(6)。
3.根据权利要求1或2所述的封装方法，其特征在于：所述晶片(1)正面的两个功能引脚的压焊点周围的布设有钝化层(7)。
4.一种权利要求1-3任意一项所述的封装方法封装成的三极管分离器件CSP封装结构，其特征在于：包括晶片(1)和布设于所述晶片(1)上的三极管，所述三极管中的两个功能引脚位于所述晶片(1)的正面，第三功能引脚位于所述晶片(1)的背面；所述晶片(1)上设置有划片槽(2)，所述划片槽(2)从所述晶片(1)的正面直至延伸至所述晶片(1)的背面金属层(8)，所述划片槽(2)内布设有金属布线(3)，所述金属布线(3)将位于所述晶片(1)背面的功能引脚引到所述晶片(1)的正面；所述划片槽(2)与所述金属布线(3)之间布设有第一介质层(4)，所述金属布线(3)表面布设有第二介质层(5)，所述晶片(1)背面布设有塑封层(6)。
5.根据权利要求4所述的三极管分离器件CSP封装结构，其特征在于：所述三极管中位于所述晶片(1)的正面的两个功能引脚周围布设有钝化层(7)。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201910900870.7A CN110660765B (zh) | 2019-09-23 | 2019-09-23 | 一种三极管分离器件csp封装结构及封装方法 |
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|---|---|
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| CN110660765B true CN110660765B (zh) | 2021-06-25 |
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| Application Number | Title | Priority Date | Filing Date |
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| Country | Link |
|---|---|
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| CN106098645A (zh) * | 2016-08-24 | 2016-11-09 | 华天科技（昆山）电子有限公司 | 半导体器件的封装结构 |
| CN109473362A (zh) * | 2018-10-29 | 2019-03-15 | 上海朕芯微电子科技有限公司 | 一种功率器件的csp封装方法 |
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|---|---|
| CN110660765A (zh) | 2020-01-07 |
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