CN110660731A - 制造半导体器件的方法 - Google Patents

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Abstract

提供了包括以下步骤的制造再分布电路结构的方法。形成导电通孔。形成光敏介电层以覆盖导电通孔。至少通过曝光和显影工艺部分地去除光敏介电层以露出导电通孔。在光敏介电层和露出的导电通孔上形成再分布线。本发明的实施例还涉及制造半导体器件的方法。

Description

制造半导体器件的方法
技术领域
本发明的实施例涉及制造半导体器件的方法。
背景技术
近年来，由于各个电组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度的持续改进，半导体工业已经经历了快速增长。对于大部分而言，这种集成密度的改进来自于最小部件尺寸的连续减小，这使得更多的组件集成到给定的区域。这些更小的电组件也需要比以前的封装件占据更小面积的更小的封装件。用于半导体组件的一些较小类型的封装件包括方形扁平封装件(QFP)、引脚网格阵列(PGA)封装件、球栅阵列(BGA)封装件等。
目前，集成扇出封装件因其紧凑性而变得越来越流行。集成扇出封装件中的超高密度(UHD)再分布电路结构可以包括铜通孔、再分布线和介电层，其中，通过化学机械抛光(CMP)工艺完成介电层的平坦化，这增加了制造成本并且影响了生产率。
发明内容
本发明的实施例提供了一种制造半导体器件的方法，所述方法包括：形成导电通孔；形成光敏介电层以覆盖所述导电通孔；减薄所述光敏介电层以露出所述导电通孔，至少通过曝光和显影工艺来实施减薄所述光敏介电层；以及在减薄所述光敏介电层之后，在所述光敏介电层和所述导电通孔上形成再分布线。
本发明的另一实施例提供了一种制造半导体器件的方法，所述方法包括：形成导电通孔；用光敏介电层覆盖所述导电通孔；曝光并且显影所述光敏介电层的上部以形成第一减薄的光敏介电层；对所述第一减薄的光敏介电层实施减薄工艺，以形成第二减薄的光敏介电层，其中，所述导电通孔在实施所述减薄工艺之后露出；以及在所述第二减薄的光敏介电层和露出的导电通孔上形成第一再分布线。
本发明的又一实施例提供了一种制造半导体器件的方法，所述方法包括：形成导电通孔；在所述导电通孔上方形成所述光敏介电层；实施第一减薄工艺以减薄所述光敏介电层以形成第一减薄的光敏介电层，其中，所述第一减薄工艺包括至少一个曝光和显影工艺；在实施所述第一减薄工艺之后，实施第二减薄工艺以减薄所述第一减薄的光敏介电层，以形成第二减薄的光敏介电层；以及在实施所述第二减薄工艺之后，在所述第二减薄的光敏介电层和所述导电通孔上形成第一再分布线。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1至图21示出了根据本发明的一些实施例的用于制造集成扇出封装件的工艺流程。
图22A至图22D是根据本发明的一些实施例的图11至图14中示出的区域X的放大视图。
图23A至图23D是根据本发明的一些可选实施例的图11至图14中示出的区域X的放大视图。
图24A至图24B、图25A至图25D、图26A至图26C、图27A至图27D、图28A至图28D、图29A至图29C和图30A至图30D是根据本发明的各个实施例的截面图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
也可以包括其它部件和工艺。例如，可以包括测试结构以辅助3D封装件或3DIC器件的验证测试。测试结构可以包括例如形成在再分布层中或衬底上的测试焊盘，以允许使用探针和/或探针卡等测试3D封装件或3DIC。可以对中间结构以及最终结构实施验证测试。此外，本文公开的结构和方法可以与结合已知良好管芯的中间验证的测试方法结合使用以提高良率并且降低成本。
图1至图21示出了根据本发明的一些实施例的用于制造集成扇出封装件的工艺流程。图22A至图22D是根据本发明的一些实施例的图11至图14中示出的区域X的放大视图。
参考图1，提供了包括以例如阵列布置的多个半导体管芯或集成电路组件200的晶圆100。在对晶圆100实施晶圆切割工艺之前，晶圆100的集成电路组件200彼此连接。在一些实施例中，晶圆100包括半导体衬底110、形成在半导体衬底110上的多个导电焊盘120，以及钝化层130。钝化层130形成在衬底110上方并且具有多个接触开口132，从而使得导电焊盘120通过钝化层130的接触开口132部分地暴露。例如，半导体衬底110可以是其中形成有有源组件(例如，晶体管等)和无源组件(例如，电阻器、电容器、电感器等)的硅衬底；导电焊盘120可以是铝焊盘、铜焊盘或其它合适的金属焊盘；并且钝化层130可以是氧化硅层、氮化硅层、氮氧化硅层或由其它合适的介电材料形成的介电层。
如图1所示，在一些实施例中，晶圆100可以可选地包括形成在钝化层130上方的后钝化层140。后钝化层140覆盖钝化层130并且具有多个接触开口142。由钝化层130的接触开口132暴露的导电焊盘120通过后钝化层140的接触开口142部分地暴露。例如，后钝化层140可以是聚酰亚胺(PI)层、聚苯并恶唑(PBO)层或由其它合适的聚合物形成的介电层。
参考图2，在导电焊盘120上形成多个导电柱150。在一些实施例中，将导电柱150镀在导电焊盘120上。导电柱150的镀工艺在下面详细描述。首先，将晶种层溅射在后钝化层140以及通过接触开口142暴露的导电焊盘120上。然后通过光刻在晶种层上方形成图案化的光刻胶层(未示出)，其中，图案化的光刻胶层暴露晶种层的对应于导电焊盘120的部分。然后将其上形成有图案化的光刻胶层的晶圆100浸入镀浴的镀溶液中，从而使得导电柱150镀在晶种层的对应于导电焊盘120的部分上。在形成镀的导电柱150之后，剥离图案化光刻胶层。此后，通过使用导电柱150作为硬掩模，例如，可以通过蚀刻去除晶种层的未由导电柱150覆盖的部分直至暴露后钝化层140。在一些实施例中，导电柱150是镀的铜柱。
参考图3，在形成导电柱150之后，在后钝化层140上形成保护层160，以覆盖导电柱150。在一些实施例中，保护层160可以是具有足够厚度的聚合物层以密封和保护导电柱150。例如，保护层160可以是聚苯并恶唑(PBO)层、聚酰亚胺(PI)层或其它合适的聚合物。在一些可选实施例中，保护层160可以由无机材料制成。
参考图4，在形成保护层160之后，对晶圆100的后表面实施背侧研磨工艺。在背侧研磨工艺期间，研磨半导体衬底110，从而形成包括减薄的半导体衬底110’的减薄的晶圆100’。
参考图5，在实施背侧研磨工艺之后，对减薄的晶圆100’实施晶圆切割工艺，从而使得晶圆100’中的集成电路组件200彼此分割。每个分割的集成电路组件200均包括半导体衬底110a、形成在半导体衬底110a上的导电焊盘120、钝化层130a、后钝化层140a、导电柱150和保护层160a。如图4和图5所示，半导体衬底110a、钝化层130a、后钝化层140a和保护层160a的材料和特性与半导体衬底100、钝化层130、后钝化层140和保护层160的那些相同。由此，省略了半导体衬底110a、钝化层130a、后钝化层140a和保护层160a的详细描述。
如图4和图5所示，在背侧研磨和晶圆切割工艺期间，保护层160和160a可以保护集成电路组件200的导电柱150。此外，可以保护集成电路组件200的导电柱150免受随后实施的工艺的损坏，随后实施的工艺诸如集成电路组件200的拾取和放置工艺、模制工艺等。
参考图6，在从减薄的晶圆100’(图4中示出)分割集成电路组件200之后，提供其上形成有脱粘层DB和介电层DI的载体C，其中，脱粘层DB位于载体C和介电层DI之间。在一些实施例中，载体C是玻璃衬底，脱粘层DB是形成在玻璃衬底上的光热转换(LTHC)释放层，并且介电层DI是形成在脱粘层DB上的聚苯并恶唑(PBO)层。
在提供其上形成有脱粘层DB和介电层DI的载体C之后，在介电层DI上形成多个导电通孔TV。在一些实施例中，多个导电通孔TV通过光刻胶涂覆、光刻、镀和光刻胶剥离工艺形成。例如，导电通孔TV包括铜柱或其它合适的金属柱。
如图6所示，在一些实施例中，将其上形成有导电焊盘120、导电柱150和保护层160a的集成电路组件200中的一个拾取和放置在介电层DI上。集成电路组件200通过管芯附接膜(DAF)、粘合膏等附接和粘合在介电层DI上。在一些可选实施例中，将多于一个集成电路组件200拾取和放置在介电层DI上，其中，放置在介电层DI上的集成电路组件200可以布置为阵列。当放置在介电层DI上的集成电路组件200布置为阵列时，导电通孔TV可以被分类成组。集成电路组件200的数量对应于导电通孔TV的组的数量。
如图6所示，例如，保护层160a的顶面低于导电通孔TV的顶面，并且保护层160a的顶面高于导电柱150的顶面。然而，本发明不限于此。在一些可选实施例中，保护层160a的顶面可以与导电通孔TV的顶面基本对齐，并且保护层160a的顶面高于导电柱150的顶面。
如图6所示，在导电通孔TV的形成之后，将集成电路组件200拾取并且放置在介电层DI上。然而，本发明不限于此。在一些可选实施例中，在导电通孔TV的形成之前，将集成电路组件200拾取和放置在介电层DI上。
参考图7，在介电层DI上形成绝缘材料210，以覆盖集成电路组件200和导电通孔TV。在一些实施例中，绝缘材料210是通过模制工艺形成的模塑料。集成电路组件200的导电柱150和保护层160a由绝缘材料210覆盖。换句话说，集成电路组件200的导电柱150和保护层160a未露出并且由绝缘材料210较好的保护。在一些实施例中，绝缘材料210包括环氧树脂或其它合适的介电材料。
参考图8，然后研磨绝缘材料210，直至暴露导电柱150的顶面、导电通孔TV的顶面和保护层160a的顶面。在一些实施例中，通过机械研磨工艺和/或化学机械抛光(CMP)工艺研磨绝缘材料210，从而在介电层DI上方形成绝缘密封210’，如图8中示出的。在绝缘材料210的研磨工艺期间，研磨保护层160a的部分以形成保护层160a’。在一些实施例中，在绝缘材料210和保护层160a的研磨工艺期间，导电通孔TV的部分和导电柱150的部分也被研磨。
如图8所示，绝缘密封210’密封集成电路组件200的侧壁，并且绝缘密封210’由导电通孔TV穿透。换句话说，集成电路组件200和导电通孔TV嵌入在绝缘封装210’内。应当注意，导电通孔TV的顶面、绝缘密封210’的顶面和导电柱150的顶面与保护层160a’的顶面基本共面。
在形成绝缘密封210’和保护层160a’之后，然后在导电通孔TV的顶面、绝缘密封210’的顶面、导电柱150的顶面和保护层160a’的顶面上形成电连接至集成电路组件200的导电柱150的再分布电路结构。再分布电路结构制造为与下面的一个或多个连接件电连接。此处，前述连接件可以是集成电路组件200的导电柱150和/或嵌入在绝缘密封210’内的导电通孔TV。再分布电路结构的制造工艺将结合图9至图21详细描述。
参考图9，在导电通孔TV的顶面、绝缘密封210’的顶面、导电柱150的顶面和保护层160a’的顶面上形成底部晶种层S。在一些实施例中，底部晶种层S可以是溅射的Ti/Cu层，并且底部晶种层S的厚度可以为约5埃。然后通过光刻工艺在底部晶种层S上方形成图案化的光刻胶层PR1。图案化的光刻胶层PR1包括多个开口，以用于暴露底部晶种层S的对应于导电柱150和导电通孔TV的部分。
参考图9和图10，对底部晶种层S的暴露部分实施镀工艺，从而在图案化的光刻胶层PR1中限定的开口中形成多个第一导电通孔CV1。在一些实施例中，第一导电通孔CV1可以是铜通孔，第一导电通孔CV1的高度(H)可以在从约3微米至约5微米的范围内，并且第一导电通孔CV1的直径可以在从约1微米至约5微米的范围内。在一些实施例中，图案化的光刻胶层PR1通过光刻胶涂覆和光刻工艺形成，其中，在图案化的光刻胶层PR1中限定的开口的尺寸在从约3微米至约4微米的范围内。例如，第一导电通孔CV1是选择性地或仅形成在底部晶种层S的暴露部分上的自底向上镀铜通孔。因此，在将自底向上铜通孔CV1镀在图案化光刻胶层PR1中限定的开口中之后，不需要CMP工艺。
在形成第一导电通孔CV1之后，去除图案化的光刻胶层PR1。此后，通过使用第一导电通孔CV1作为硬掩模，可以去除底部晶种层S的未由第一导电通孔CV1覆盖的部分，从而在导电柱150和导电通孔TV上形成由第一导电通孔CV1覆盖的图案化的底部晶种层S’。在一些实施例中，底部晶种层S(图9中所示)可以通过蚀刻工艺图案化，以形成图案化的底部晶种层S’(图10中所示)。
参考图11和图22A，形成光敏介电层PM1以覆盖第一导电通孔CV1和图案化的底部晶种层S’。在一些实施例中，第一导电通孔CV1的高度H可以在从约3微米至约5微米的范围内，并且第一导电通孔CV1的直径可以在从约1微米至约5微米的范围内。在一些实施例中，光敏介电层PM1的材料可以包括诸如光敏聚酰亚胺等的正性光刻胶材料。例如，光敏介电层PM1的厚度T1在从约3.1微米至约5.5微米的范围内。光敏介电层PM1的覆盖第一导电通孔CV1的顶面的部分的厚度可以在从约0.1微米至约0.5微米的范围内。如图11和图22A所示，光敏介电层PM1形成为覆盖第一导电通孔CV1和图案化的底部晶种层S’，并且光敏介电层PM1具有波状顶面。
参考图12和图22B，实施第一减薄工艺以部分地去除和减薄光敏介电层PM1，从而形成具有减小的厚度T2的减薄的光敏介电层PM1’。此外，减薄工艺可以包括至少一个曝光和显影工艺。此外，在实施第一减薄工艺之后，去除光敏介电层PM1(图11中所示)的部分并且露出第一导电通孔CV1。
如图22A和图22B所示，在曝光和显影工艺(例如，第一减薄工艺)期间，光敏介电层PM1的上部由光源(例如，UV光源)照射，并且光敏介电层PM1的下部未由光源照射。然后，显影光敏介电层PM1，从而去除光敏介电层PM1的上部，并且形成减薄的光敏介电层PM1’(例如，光敏介电层PM1的剩余下部)。可以通过曝光剂量和显影时间来控制光敏介电层PM1的厚度减小。在一些实施例中，曝光焦点窗口(例如，焦深)可以基本等于或大于约24微米。例如，曝光聚焦窗口可以在从约-12微米至约+12微米的范围内。
在实施第一减薄工艺(例如，UV曝光工艺)之后，可以露出第一导电通孔CV1的顶面并且部分地露出第一导电通孔CV1的侧壁。在一些实施例中，在第一减薄工艺期间，可以将光敏介电层PM1的上部暴露于光源(例如，UV光源)，并且曝光剂量可以在从约200毫焦耳(mJ)至约300mJ的范围内。例如，由于提供给光敏介电层PM1的上部的曝光剂量可以在从约200mJ至约300mJ的范围内，所以减薄的光敏介电层PM1’可以具有波状顶面，并且减薄的光敏介电层PM1’的厚度T2可以在从约2微米至约5微米的范围内。
如图12和图22B所示，在实施第一减薄工艺之后，减薄的光敏介电层PM1’可以包括与第一导电通孔CV1的侧壁接触的多个突出部分P。此外，每个突出部分P均可以分别围绕第一导电通孔CV1。在一些实施例中，突出部分P的高度可以在从约0.1微米至约2微米的范围内。
参考图13和图22C，在实施第一减薄工艺之后，部分地去除并且减薄导电通孔CV1，从而使得在导电通孔CV1和减薄的光敏介电层PM1’的顶面之间产生多个阶梯ST(例如，水平高度偏移)。在一些实施例中，图22A中示出的第一导电通孔CV1的高度H与图22C中示出的第一导电通孔CV1的高度H1之间的差可以在从约0.1微米至约2微米。在一些实施例中，第一导电通孔CV1和阶梯ST之间的高度差可以在从约0.1微米至约1.5微米的范围内。例如，通过蚀刻工艺部分地去除导电通孔CV1。在一些实施例中，可以减薄导电通孔CV1直至导电通孔CV1的顶面低于突出部分P的最顶端。因此，在导电通孔CV1的顶面和减薄的光敏介电层PM1’的突出部分P之间产生阶梯ST。
参考图13、图14、图22C和图22D，部分地去除减薄的光敏介电层PM1’以减小减薄的光敏介电层PM1’的总体厚度，从而使得减薄的光敏介电层PM1’变薄，并且最小化或减小导电通孔CV1的顶面和减薄的光敏介电层PM1’的突出部分P之间的阶梯ST。例如，通过灰化工艺最小化或减小导电通孔CV1的顶面和突出部分P之间的阶梯ST。在一些实施例中，通过在约25摄氏度至约150摄氏度的范围内的温度下实施在从约30秒至约600秒的持续时间的等离子体处理(例如，CF4/O2/Ar等离子体)来实施灰化工艺。由于介电灰化工艺期间突出部分P的去除速率大于减薄的光敏介电层PM1’的其它部分的去除速率，因此突出部分P变平。在一些实施例中，部分地去除减薄的光敏介电层PM1’以形成光敏介电层PM1”，其中，光敏介电层PM1”的顶面略低于导电通孔CV1的顶面。
在实施第一减薄工艺(图22B中所示)、通孔蚀刻工艺(图22C中所示)和介电灰化工艺(图22D中所示)之后，将导电通孔CV1嵌入在光敏介电层PM1”内。与CMP工艺相比，通过图22C至图22D中示出的工艺制造的导电通孔CV1和光敏介电层PM1”有成本效益并且可以提高生产率。
参考图15，形成第一晶种层S1以覆盖第一导电通孔CV1和光敏介电层PM1”。在一些实施例中，第一晶种层S1可以是溅射的Ti/Cu层，并且第一晶种层S1的厚度可以为约5埃。然后通过光刻工艺在第一晶种层S1上方形成图案化的光刻胶层PR2。此外，图案化的光刻胶层PR2包括多个开口，以用于暴露第一晶种层S1的对应于第一导电通孔CV1的部分。
参考图16，例如，实施镀工艺，从而在图案化的光刻胶层PR2中限定的开口中形成多个第一再分布线RDL1。第一再分布线RDL1形成在第一晶种层S1的由图案化的光刻胶层PR2的开口暴露的部分上。在一些实施例中，第一再分布线RDL1可以是铜线。然而，第一再分布线RDL1的材料不限于本发明。应当注意，图14中所示的导电通孔CV1和光敏介电层PM1”的轮廓仅用于说明。可以修改导电通孔CV1和光敏介电层PM1”的轮廓。例如，第一再分布线RDL1可以形成在图22D、图23D、图24B、图25D、图26C、图27D、图28D、图29C和图30D中示出的导电通孔CV1和光敏介电层PM1”上方。
参考图17和图18，在形成第一再分布线RDL1之后，去除图案化的光刻胶层PR2，以暴露第一晶种层S1。在去除图案化的光刻胶层PR2之后，形成图案化的光刻胶层PR3以部分地覆盖第一再分布线RDL1。例如，图案化的光刻胶层PR3包括用于暴露第一再分布线RDL1的部分的多个开口。然后，例如，实施镀工艺，从而在第一再分布线RDL1上并且在图案化的光刻胶层PR3中限定的开口中形成多个第二导电通孔CV2。第二导电通孔CV2与第一再分布线RDL1直接接触。如图18所示，在第二导电通孔CV2和第一再分布线RDL1之间没有晶种层。在一些实施例中，第二导电通孔CV2可以是铜通孔，第二导电通孔CV2的高度(H)可以在从约3微米至约5微米的范围内，并且第二导电通孔CV2的直径可以在从约0.5微米至约5微米的范围内。
参考图18和图19，在形成第二导电通孔CV2之后，去除图案化的光刻胶层PR3。此后，通过使用第一再分布线RDL1作为硬掩模，可以去除(例如，蚀刻)第一晶种层S1的未由第一再分布线RDL1覆盖的部分以形成多个第一图案化的晶种层S1’。第一图案化晶种层S1’由第一再分布线RDL1覆盖并且设置在第一导电通孔CV1和光敏介电层PM1”上。
然后形成光敏介电层PM2以覆盖第一图案化的晶种层S1’、第一再分布线RDL1和第二导电通孔CV2。换句话说，第一图案化的晶种层S1’、第一再分布线RDL1和第二导电通孔CV2嵌入在光敏介电层PM2内。在一些实施例中，光敏介电层PM2的材料可以包括诸如光敏聚酰亚胺等的正性光刻胶材料。在一些实施例中，光敏介电层PM2的制造工艺可以与如图11至图14所示的光敏介电层PM1的制造工艺类似。然而，光敏介电层PM2的制造工艺不限于此。
在形成光敏介电层PM2之后，在第二导电通孔CV2和光敏介电层PM2上形成多个第二图案化的晶种层S2(例如，溅射的Ti/Cu图案)和多个第二再分布线RDL2。在一些实施例中，第二再分布线RDL2的制造工艺可以与如图15至图18中示出的第一再分布线RDL1的制造工艺类似。然而，第二再分布线RDL2的制造工艺不限于此。
参考图20，在光敏介电层PM2上形成具有多个通孔开口的图案化的介电层PM3，以覆盖第二再分布线RDL2的部分。在一些实施例中，图案化的介电层PM3可以是光敏介电层并且可以通过光刻工艺直接图案化光敏介电层。例如，光敏介电层PM3的材料可以包括诸如光敏聚酰亚胺等的正性光刻胶材料。在一些可选实施例中，图案化的介电层PM3可以是非光敏介电层，并且然后可以通过光刻胶涂覆、光刻和蚀刻工艺图案化光敏介电层。例如，图案化的介电层PM3可以是聚酰亚胺(PI)层、聚苯并恶唑(PBO)层或其它合适的介电聚合物。
在形成图案化的介电层PM3之后，在光敏介电层PM3的通孔开口中形成多个第三图案化的晶种层S3(例如，溅射的Ti/Cu图案)和多个第三再分布线RDL3。换句话说，第三图案化的晶种层S3和多个第三再分布线RDL3通过光敏介电层PM3的通孔开口电连接至第二再分布线RDL2。在一些实施例中，第三图案化的晶种层S3和第三再分布线RDL3可以通过以下工艺形成。首先，在图案化的介电层PM3和第二再分布线RDL2的由图案化的介电层PM3的通孔开口暴露的部分上共形地形成晶种层(未示出)。然后，在晶种层上形成图案化的光刻胶层(未示出)，其中，图案化的光刻胶层包括用于暴露晶种层的部分的多个开口。此后，在图案化的光刻胶层的开口中形成(例如，镀)多个第三再分布线RDL3。第三再分布线RDL3形成在晶种层的由图案化的光刻胶层的开口暴露的部分上。在形成第三再分布线RDL3之后，去除图案化的光刻胶层。此后，如图20所示，通过使用第三再分布线RDL3作为硬掩模，可以去除(例如，蚀刻)晶种层的未由第三再分布线RDL3覆盖的部分，从而在第二再分布线RDL2和图案化的介电层PM3上形成由第三再分布线RDL3覆盖的第三图案化的晶种层S3。
应该注意，在形成图案化的介电层PM3之前形成第二图案化的晶种层S2和第二再分布线RDL2，而在形成图案化的介电层PM3之后形成第三图案化的晶种层S3和第三再分布线RDL3。例如，图案化的介电层PM3的制造工艺可以与光敏介电层PM1”和PM2的制造工艺不同。
参考图21，在第三再分布线RDL3和图案化的介电层PM3上形成图案化的介电层PM4、图案化的晶种层S4(例如，溅射的Ti/Cu层)和焊盘PA。在一些实施例中，图案化的介电层PM4可以是光敏介电层，并且光敏介电层可以通过光刻工艺直接图案化。例如，光敏介电层PM4的材料可以包括诸如光敏聚酰亚胺等的正性光刻胶材料。在一些可选实施例中，图案化的介电层PM4可以是非光敏介电层，并且然后可以通过光刻胶涂覆、光刻和蚀刻工艺图案化光敏介电层。例如，图案化的介电层PM4可以是聚酰亚胺(PI)层、聚苯并恶唑(PBO)层或其它合适的介电聚合物。图案化的介电层PM4的制造工艺与图案化的介电层PM3的制造工艺类似。第四图案化的晶种层S4和焊盘PA的制造工艺与如图20中示出的第三图案化的晶种层S3和第三再分布线RDL3的制造工艺类似。
如图21所示，图案化的介电层PM4包括形成在其中的多个通孔开口。此外，焊盘PA形成在图案化的介电层PM4上并且通过第四介电层PM4中的通孔开口电连接至第三再分布线RDL3。在一些实施例中，焊盘PA可以包括用于植球的多个球下金属(UBM)图案和/或用于安装无源组件的多个连接焊盘。
在形成再分布电路结构之后，如图21所示，可以实施脱粘工艺以使产生的结构(例如，集成扇出封装件)与载体C承载的脱粘层DB脱粘。在一些实施例中，可以上下翻转集成扇出封装件并且可以图案化介电层DI以露出导电通孔TV的表面。然后，可以在集成扇出封装件上方堆叠另外的半导体器件(例如，DRAM等)，并且半导体器件可以通过焊料凸块(例如，C4凸块、微凸块等)电连接至集成扇出封装件，从而制造叠层封装(PoP)结构。在一些可选实施例中，可以省略介电层DI的形成和图案化工艺。
图23A至图23D是根据本发明的一些实施例的图11至图14中示出的区域X的放大视图。
参考图11和图23A，形成光敏介电层PM1以覆盖第一导电通孔CV1和图案化的底部晶种层S’。在一些实施例中，第一导电通孔CV1的高度H可以在从约3微米至约5微米的范围内，并且第一导电通孔CV1的直径可以在从约1微米至约5微米的范围内。在一些实施例中，光敏介电层PM1的材料可以包括诸如光敏聚酰亚胺等的正性光刻胶材料。例如，光敏介电层PM1的厚度T1在从约4微米至约10微米的范围内。光敏介电层PM1的覆盖第一导电通孔CV1的顶面的部分的厚度可以在从约1微米至约5微米的范围内。如图11和图23A所示，光敏介电层PM1形成为覆盖第一导电通孔CV1和图案化的底部晶种层S’，并且光敏介电层PM1具有波状顶面。
参考图12和图23B，实施第一减薄工艺以部分地去除并且减薄光敏介电层PM1，从而形成具有减小的厚度T2的减薄的光敏介电层PM1’。此外，第一减薄工艺可以包括至少一个曝光和显影工艺。此外，在实施第一减薄工艺之后，去除光敏介电层PM1(图11中所示)的部分并且露出第一导电通孔CV1。
如图23A和图23B所示，在曝光和显影工艺(例如，第一减薄工艺)期间，光敏介电层PM1的上部由光源(例如，UV光源)照射，并且光敏介电层PM1的下部未由光源照射。然后，显影光敏介电层PM1，从而去除光敏介电层PM1的上部，并且形成减薄的光敏介电层PM1’(例如，光敏介电层PM1的剩余下部)。可以通过曝光剂量和显影时间来控制光敏介电层PM1的厚度减小。在一些实施例中，曝光焦点窗口(例如，焦深)可以基本等于或大于约24微米。例如，曝光聚焦窗口可以在从约-12微米至约+12微米的范围内。
在实施第一减薄工艺(例如，UV曝光工艺)之后，可以露出第一导电通孔CV1的顶面并且部分地露出第一导电通孔CV1的侧壁。在一些实施例中，在第一减薄工艺期间，可以将光敏介电层PM1的上部暴露于光源(例如，UV光源)，并且曝光剂量可以在从约400mJ至约900mJ的范围内。例如，由于提供给光敏介电层PM1的上部的曝光剂量可以在从约400mJ至约900mJ的范围内，所以减薄的光敏介电层PM1’可以具有波状顶面，并且减薄的光敏介电层PM1’的厚度T2可以在从约2微米至约5微米的范围内。由于图23A中示出的光敏介电层PM1的厚度(例如，在从约4微米至约10微米的范围内的厚度T1)大于图22A中示出的光敏介电层PM1的厚度(例如，在从约3.1微米至约5.5微米的范围内的厚度T1)，因此当实施第一减薄工艺时，图23A中示出的光敏介电层PM1的介电材料的去除量大于图22A中示出的光敏介电层PM1的介电材料的去除量。因此，与图22B中示出的减薄的光敏介电层PM1’相比，图23B中示出的减薄的光敏介电层PM1’的顶面更平坦。
参考图13和图23C，在实施第一减薄工艺之后，部分地去除并且减薄导电通孔CV1，从而使得在导电通孔CV1和减薄的光敏介电层PM1’的顶面之间产生多个阶梯ST(例如，水平高度偏移)。在一些实施例中，图23A中示出的第一导电通孔CV1的高度H与图23C中示出的第一导电通孔CV1的高度H1之间的差可以在从约0.1微米至约2微米。在一些实施例中，第一导电通孔CV1和阶梯ST之间的高度差可以在从约0.1微米至约1.5微米的范围内。例如，通过蚀刻工艺部分地去除导电通孔CV1。在一些实施例中，可以减薄导电通孔CV1直至导电通孔CV1的顶面低于减薄的光敏介电层PM1’的顶面。因此，在导电通孔CV1的顶面和减薄的光敏介电层PM1’的靠近导电通孔CV1的部分之间产生阶梯ST。
参考图13、图14、图23C和图23D，部分地去除减薄的光敏介电层PM1’以减小减薄的光敏介电层PM1’的总体厚度，从而使得减薄的光敏介电层PM1’变薄，并且最小化或减小导电通孔CV1的顶面和减薄的光敏介电层PM1’的顶面之间的阶梯ST。例如，通过灰化工艺去除导电通孔CV1的顶面和靠近导电通孔CV1的部分之间的阶梯ST。在一些实施例中，通过在从约25摄氏度至约150摄氏度的范围内的温度下实施在从约30秒至约600秒的持续时间的等离子体处理(例如，CF4/O2/Ar等离子体)来实施灰化工艺。由于介电灰化工艺期间，靠近导电通孔CV1的部分的去除速率大于减薄的光敏介电层PM1’的其它部分的去除速率，因此可以消除或减小阶梯ST。在一些实施例中，部分地去除减薄的光敏介电层PM1’以形成光敏介电层PM1”，其中，光敏介电层PM1”的顶面与导电通孔CV1的顶面基本齐平、略高于或略低于导电通孔CV1的顶面。
在实施第一减薄工艺(图23B中所示)、通孔蚀刻工艺(图23C中所示)和介电灰化工艺(图23D中所示)之后，导电通孔CV1嵌入在光敏介电层PM1”内。与CMP工艺相比，通过图23C至图23D中示出的工艺制造的导电通孔CV1和光敏介电层PM1”有成本效益并且可以提高生产率。
在形成导电通孔CV1和光敏介电层PM1”(图23D中所示)之后，可以实施图15至图21中示出的工艺以制造再分布电路结构。
图24A至图24B、图25A至图25D、图26A至图26C、图27A至图27D、图28A至图28D、图29A至图29C以及图30A至图30D是根据本发明的各个实施例的截面图。
参考图24A，形成光敏介电层PM1以覆盖第一导电通孔CV1和图案化的底部晶种层S’。在一些实施例中，第一导电通孔CV1的高度H可以在从约3微米至约5微米的范围内，并且第一导电通孔CV1的直径可以在从约1微米至约5微米的范围内。在一些实施例中，光敏介电层PM1的材料可以包括诸如光敏聚酰亚胺等的正性光刻胶材料。例如，光敏介电层PM1的厚度T1在从约4微米至约10微米的范围内。光敏介电层PM1的覆盖第一导电通孔CV1的顶面的部分的厚度可以在从约1微米至约5微米的范围内。如图24A所示，光敏介电层PM1形成为覆盖第一导电通孔CV1和图案化的底部晶种层S’，并且光敏介电层PM1具有波状顶面。
参考图24B，实施第一减薄工艺以部分地去除并且减薄光敏介电层PM1，从而形成具有减小的厚度(例如，在从约3微米至约5微米的范围内的厚度)的减薄的光敏介电层PM1’。此外，第一减薄工艺可以包括至少一个曝光和显影工艺。此外，在实施第一减薄工艺之后，去除光敏介电层PM1的部分并且露出第一导电通孔CV1。
如图24A和图24B所示，在曝光和显影工艺(例如，第一减薄工艺)期间，光敏介电层PM1的上部由光源(例如，UV光源)照射，并且光敏介电层PM1的下部未由光源照射。然后，显影光敏介电层PM1，从而去除光敏介电层PM1的上部，并且形成减薄的光敏介电层PM1’(例如，光敏介电层PM1的剩余下部)。可以通过曝光剂量和显影时间来控制光敏介电层PM1的厚度减小。在一些实施例中，曝光焦点窗口(例如，焦深)可以基本等于或大于约24微米。例如，曝光聚焦窗口可以在从约-12微米至约+12微米的范围内。
在实施第一减薄工艺(例如，UV曝光工艺)之后，可以露出第一导电通孔CV1的顶面。在一些实施例中，在第一减薄工艺期间，可以将光敏介电层PM1的上部暴露于光源(例如，UV光源)，并且曝光剂量可以在从约250mJ至约500mJ的范围内。例如，由于提供给光敏介电层PM1的上部的曝光剂量可以在从约250mJ至约500mJ的范围内并且提供了足够的光敏介电层PM1的介电材料的去除量，因此减薄的光敏介电层PM1’的厚度可以控制为基本等于或略小于第一导电通孔CV1的高度。
在形成导电通孔CV1和光敏介电层PM1’(图24B中所示)之后，可以实施图15至图21中示出的工艺以制造再分布电路结构。
参考图25A，形成光敏介电层PM1以覆盖第一导电通孔CV1和图案化的底部晶种层S’。在一些实施例中，第一导电通孔CV1的高度可以在从约3微米至约5微米的范围内，并且第一导电通孔CV1的直径可以在从约1微米至约5微米的范围内。在一些实施例中，光敏介电层PM1的材料可以包括诸如光敏聚酰亚胺等的正性光刻胶材料。例如，光敏介电层PM1的厚度T1在从约3.1微米至约5.5微米的范围内。光敏介电层PM1的覆盖第一导电通孔CV1的顶面的部分的厚度可以在从约0.1微米至约0.5微米的范围内。如图25A所示，光敏介电层PM1形成为覆盖第一导电通孔CV1和图案化的底部晶种层S’，并且光敏介电层PM1具有波状顶面。
参考图25B，实施第一减薄工艺以部分地去除并且减薄光敏介电层PM1，从而形成具有减小的厚度T2的减薄的光敏介电层PM1’。此外，第一减薄工艺可以包括至少一个曝光和显影工艺。
如图25A和图25B所示，在曝光和显影工艺(例如，第一减薄工艺)期间，光敏介电层PM1的上部由光源(例如，UV光源)照射，并且光敏介电层PM1的下部未由光源照射。然后，显影光敏介电层PM1，从而去除光敏介电层PM1的上部，并且形成减薄的光敏介电层PM1’(例如，光敏介电层PM1的剩余下部)。可以通过曝光剂量和显影时间来控制光敏介电层PM1的厚度减小。在一些实施例中，曝光焦点窗口(例如，焦深)可以基本等于或大于约24微米。例如，曝光聚焦窗口可以在从约-12微米至约+12微米的范围内。
在实施第一减薄工艺(例如，UV曝光工艺)之后，第一导电通孔CV1由减薄的光敏介电层PM1’覆盖。减薄的光敏介电层PM1’的厚度T2可以厚于或基本等于第一导电通孔CV1的高度。在一些实施例中，在第一减薄工艺期间，光敏介电层PM1的上部可以暴露于光源(例如，UV光源)，并且曝光剂量可以在从约100mJ至约150mJ的范围内。例如，由于提供给光敏介电层PM1的上部的曝光剂量可以在从约100mJ至约150mJ的范围内，因此减薄的光敏介电层PM1’可以具有波状顶面，并且减薄的光敏介电层PM1’的厚度T2可以在从约3.05微米到约5.25微米的范围内。
参考图25C和图25D，实施第二减薄工艺以使减薄的光刻胶介电层PM1’减薄直至露出导电通孔CV1。在一些实施例中，第二减薄工艺包括固化工艺，以及随后的灰化工艺。如图25C中示出的，实施固化工艺以固化光敏介电层PM1’。例如，在约150摄氏度至约250摄氏度的范围内的固化温度下实施固化工艺，并且固化工艺的持续时间在从约0.5小时至约2小时的范围内。在实施光敏介电层PM1’的固化工艺之后，光敏介电层PM1’可以收缩，并且形成厚度减小(与光敏介电层PM1’相比)的固化的光敏介电层PM1”。如图25D中示出的，在形成固化的光敏介电层PM1”之后，可以通过灰化工艺部分地去除固化的光敏介电层PM1”，以形成光敏介电层PM1”’，其中，导电通孔CV1通过光敏介电层PM1”’露出。在一些实施方案中，通过等离子体处理(例如，CF4/O2/Ar等离子体)实施灰化工艺，灰化工艺在约25摄氏度至约150摄氏度的范围内的温度下实施，并且灰化工艺的持续时间在从约30秒至约600秒的范围内。
在形成导电通孔CV1和光敏介电层PM1”’(图25D中所示)之后，可以实施图15至图21中示出的工艺以制造再分布电路结构。
参考图26A，形成光敏介电层PM1以覆盖第一导电通孔CV1和图案化的底部晶种层S’。在一些实施例中，第一导电通孔CV1的高度可以在从约3微米至约5微米的范围内，并且第一导电通孔CV1的直径可以在从约1微米至约5微米的范围内。在一些实施例中，光敏介电层PM1的材料可以包括诸如光敏聚酰亚胺等的正性光刻胶材料。光敏介电层PM1的厚度T1例如在从约3.1微米至约5.5微米的范围内。光敏介电层PM1的覆盖第一导电通孔CV1的顶面的部分的厚度可以在从约0.1微米至约0.5微米的范围内。如图26A所示，光敏介电层PM1形成为覆盖第一导电通孔CV1和图案化的底部晶种层S’，并且光敏介电层PM1具有波状顶面。
参考图26B，实施第一减薄工艺以部分地去除并且减薄光敏介电层PM1，从而形成具有减小的厚度T2的减薄的光敏介电层PM1’。此外，第一减薄工艺可以包括至少一个曝光和显影工艺。
如图26A和图26B所示，在曝光和显影工艺(例如，第一减薄工艺)期间，光敏介电层PM1的上部由光源(例如，UV光源)照射，并且光敏介电层PM1的下部未由光源照射。然后，显影光敏介电层PM1，从而去除光敏介电层PM1的上部，并且形成减薄的光敏介电层PM1’(例如，光敏介电层PM1的剩余下部)。可以通过曝光剂量和显影时间来控制光敏介电层PM1的厚度减小。在一些实施例中，曝光焦点窗口(例如，焦深)可以基本等于或大于约24微米。例如，曝光聚焦窗口可以在从约-12微米至约+12微米的范围内。
在实施第一减薄工艺(例如，UV曝光工艺)之后，第一导电通孔CV1由减薄的光敏介电层PM1’覆盖。减薄的光敏介电层PM1’的厚度T2可以厚于或基本等于第一导电通孔CV1的高度。在一些实施例中，在第一减薄工艺期间，光敏介电层PM1的上部可以暴露于光源(例如，UV光源)，并且曝光剂量可以在从约100mJ至约150mJ的范围内。例如，由于提供给光敏介电层PM1的上部的曝光剂量可以在从约100mJ至约150mJ的范围内，因此减薄的光敏介电层PM1’可以具有波状顶面，并且减薄的光敏介电层PM1’的厚度T2可以在从约3.05微米到约5.25微米的范围内。
参考图26C，实施第二减薄工艺以使减薄的光刻胶介电层PM1’减薄直至露出导电通孔CV1。在一些实施例中，第二减薄工艺包括灰化工艺。如图26C中示出的，通过灰化工艺部分地去除光敏介电层PM1’以形成光敏介电层PM1”，其中，导电通孔CV1由光敏介电层PM1”露出。在一些实施例中，通过在约25摄氏度至约150摄氏度的范围内的温度下实施在从约30秒至约600秒的持续时间的等离子体处理(例如，CF4/O2/Ar等离子体)来实施灰化工艺(例如，第二减薄工艺)。
在形成导电通孔CV1和光敏介电层PM1”(图26C中所示)之后，可以实施图15至图21中示出的工艺以制造再分布电路结构。
参考图27A，形成光敏介电层PM1以覆盖第一导电通孔CV1和图案化的底部晶种层S’。在一些实施例中，第一导电通孔CV1的高度可以在从约3微米至约5微米的范围内，并且第一导电通孔CV1的直径可以在从约1微米至约5微米的范围内。在一些实施例中，光敏介电层PM1的材料可以包括诸如光敏聚酰亚胺等的正性光刻胶材料。例如，光敏介电层PM1的厚度T1在从约3.1微米至约5.5微米的范围内。光敏介电层PM1的覆盖第一导电通孔CV1的顶面的部分的厚度可以在从约0.1微米至约0.5微米的范围内。如图27A所示，光敏介电层PM1形成为覆盖第一导电通孔CV1和图案化的底部晶种层S’，并且光敏介电层PM1具有波状顶面。
参考图27B，实施第一减薄工艺以部分地去除并且减薄光敏介电层PM1，从而形成具有减小的厚度T2的减薄的光敏介电层PM1’。此外，第一减薄工艺可以包括至少一个曝光和显影工艺。
如图27A和图27B所示，在曝光和显影工艺(例如，第一减薄工艺)期间，光敏介电层PM1的上部由光源(例如，UV光源)照射，并且光敏介电层PM1的下部未由光源照射。然后，显影光敏介电层PM1，从而去除光敏介电层PM1的上部，并且形成减薄的光敏介电层PM1’(例如，光敏介电层PM1的剩余下部)。可以通过曝光剂量和显影时间来控制光敏介电层PM1的厚度减小。在一些实施例中，曝光焦点窗口(例如，焦深)可以基本等于或大于约24微米。例如，曝光聚焦窗口可以在从约-12微米至约+12微米的范围内。
在实施第一减薄工艺(例如，UV曝光工艺)之后，第一导电通孔CV1由减薄的光敏介电层PM1’覆盖。减薄的光敏介电层PM1’的厚度T2可以厚于或基本等于第一导电通孔CV1的高度。在一些实施例中，在第一减薄工艺期间，光敏介电层PM1的上部可以暴露于光源(例如，UV光源)，并且曝光剂量可以在从约100mJ至约150mJ的范围内。例如，由于提供给光敏介电层PM1的上部的曝光剂量可以在从约100mJ至约150mJ的范围内，因此减薄的光敏介电层PM1’可以具有波状顶面，并且减薄的光敏介电层PM1’的厚度T2可以在从约3.05微米至约5.25微米的范围内。
参考图27B和图27C，实施第二减薄工艺以使减薄的光刻胶介电层PM1’减薄直至露出导电通孔CV1。例如，第二减薄工艺包括图案化工艺以及随后的固化工艺。在一些实施例中，如图27C中示出的，对光敏介电层PM1’实施图案化工艺，以形成图案化的光敏介电层PM1”。通过图案化的光敏介电层PM1”露出导电通孔CV1。在实施图案化工艺之后，在导电通孔CV1的顶面和图案化的光敏介电层PM1”的顶面之间产生阶梯ST。在一些实施例中，图案化的光敏介电层PM1”可以通过光刻工艺图案化，其中，光刻工艺中使用的光掩模可以使光敏介电层PM1’局部曝光。
参考图27C和图27D，在实施图案化工艺之后，可以实施第二减薄工艺的固化工艺，从而使得图案化的光敏介电层PM1”收缩并且形成具有减小的厚度的固化的光敏介电层PM1”’。例如，在从约150摄氏度至约250摄氏度的固化温度下实施固化工艺约0.5小时至约2小时的持续时间。由于固化工艺使得图案化的光敏介电层PM1”收缩，因此可以最小化导电通孔CV1的顶面和图案化的光敏介电层PM1”之间的阶梯ST。在一些实施例中，第一导电通孔CV1和阶梯ST之间的高度差可以在从约0.1微米至约1.5微米的范围内。
在形成导电通孔CV1和光敏介电层PM1”’(图27D中所示)之后，可以实施图15至图21中示出的工艺以制造再分布电路结构。
参考图28A至图28D，如图28A至图28D中示出的制造工艺与图25A至图25D中示出的制造工艺类似，除了光敏介电层PM1更厚，用于减薄光敏介电层PM1的曝光剂量更大，以及光敏介电层PM1、PM1’、PM1”和PM1”’的顶面基本是平坦的表面之外。在图28A至图28D中示出的实施例中，光敏介电层PM1的厚度T1可以在从约3微米至约10微米的范围内，减薄的光敏介电层PM1’的厚度T2(例如，约3.05微米至约5.25微米)可以略厚于第一导电通孔CV1的高度，并且用于减薄光敏介电层PM1的曝光剂量可以在从约200mJ至约450mJ的范围内。
参考图29A至图29C，如图29A至图29C中示出的制造工艺与图26A至图26C中示出的制造工艺类似，除了光敏介电层PM1更厚，用于减薄光敏介电层PM1的曝光剂量更大，以及光敏介电层PM1、PM1’和PM1”的顶面基本是平坦的表面之外。在图29A至图29C中示出的实施例中，光敏介电层PM1的厚度T1可以在从约3微米至约10微米的范围内，减薄的光敏介电层PM1’的厚度T2(例如，约3.05微米至约5.25微米)可以略厚于第一导电通孔CV1的高度，并且用于减薄光敏介电层PM1的曝光剂量可以在从约200mJ至约450mJ的范围内。
参考图30A至图30D，图30A至图30D中示出的制造工艺与图27A至图27D中示出的制造工艺类似，除了光敏介电层PM1更厚，用于减薄光敏介电层PM1的曝光剂量更大，以及光敏介电层PM1、PM1’和PM1”的顶面基本是平坦的表面之外。在图30A至图30D中示出的实施例中，光敏介电层PM1的厚度T1可以在从约3微米至约10微米的范围内，减薄的光敏介电层PM1’的厚度T2(例如，约3.05微米至约5.25微米)可以略厚于第一导电通孔CV1的高度，并且用于减薄光敏介电层PM1的曝光剂量可以在从约200mJ至约450mJ的范围内。在一些实施例中，图30C中示出的第一导电通孔CV1和阶梯ST之间的高度差可以在从约0.1微米至约1.5微米的范围内。
在上述实施例中，由于其中嵌入有导电通孔的光敏介电层可以通过至少一个曝光和显影工艺形成，所以制造工艺有成本效益并且可以提高生产率。
根据本发明的一些实施例，提供了包括以下步骤的制造再分布电路结构的方法。形成导电通孔。形成光敏介电层以覆盖导电通孔。减薄光敏介电层以露出导电通孔，并且至少通过曝光和显影工艺来实施减薄光敏介电层。在减薄光敏介电层之后，在光敏介电层和露出的导电通孔上形成再分布线。
根据本发明的一些实施例，该方法还包括：在减薄光敏介电层之后，部分地去除导电通孔，从而使得导电通孔的上表面低于光敏介电层的上表面第一距离；以及在部分地去除导电通孔之后，部分地去除光敏介电层以减小第一距离。根据本发明的一些实施例，至少部分地通过蚀刻工艺实施部分地去除光敏介电层。根据本发明的一些实施例，减薄光敏介电层以露出导电通孔包括：实施曝光和显影工艺以去除光敏介电层的第一部分；在实施曝光和显影工艺之后，固化光敏介电层的剩余部分；以及在固化光敏介电层的剩余部分之后，去除光敏介电层的第二部分以露出导电通孔。根据本发明的一些实施例，至少部分地通过灰化工艺实施去除第二部分。根据本发明的一些实施例，减薄光敏介电层以露出导电通孔包括：实施曝光和显影工艺以去除光敏介电层的第一部分；以及在实施曝光和显影工艺之后，去除光敏介电层的第二部分以露出导电通孔。根据本发明的一些实施例，至少部分地通过灰化工艺实施去除第二部分以露出导电通孔。根据本发明的一些实施例，减薄光敏介电层以露出导电通孔包括：实施曝光和显影工艺以去除光敏介电层的第一部分；在实施曝光和显影工艺之后，图案化光敏介电层以露出导电通孔，从而在导电通孔的顶面和光敏介电层的顶面之间形成阶梯；以及在图案化光敏介电层之后，固化光敏介电层以减小导电通孔的顶面和光敏介电层的顶面之间的阶梯。
根据本发明的一些实施例，提供了包括以下步骤的制造再分布电路结构的方法。形成导电通孔。形成光敏介电层以覆盖导电通孔。曝光并且显影光敏介电层的上部以形成第一减薄的光敏介电层。对第一减薄的光敏介电层实施减薄工艺，以形成第二减薄的光敏介电层，其中，导电通孔在实施减薄工艺之后露出。在第二减薄的光敏介电层和露出的导电通孔上形成第一再分布线。
根据本发明的一些实施例，该方法还包括：部分地去除导电通孔，从而在导电通孔的顶面和第二减薄的光敏介电层的顶面之间形成阶梯；以及部分地去除第二减薄的光敏介电层以减小阶梯的高度，其中，导电通孔在对第二减薄的光敏介电层实施减薄工艺之前露出。根据本发明的一些实施例，至少部分地通过蚀刻工艺来实施部分地去除第二减薄的光敏介电层以减小阶梯的高度。根据本发明的一些实施例，在实施减薄工艺之前，导电通孔由第一减薄的光敏介电层覆盖。根据本发明的一些实施例，减薄工艺包括：实施固化工艺；在实施固化工艺之后，实施灰化工艺。根据本发明的一些实施例，减薄工艺包括灰化工艺。根据本发明的一些实施例，减薄工艺包括：图案化第一减薄的光敏介电层以露出导电通孔，从而在导电通孔的顶面和第一减薄的光敏介电层的顶面之间形成阶梯；以及在图案化第一减薄的光敏介电层之后，固化第一减薄的光敏介电层以减小导电通孔的顶面和第一减薄的光敏介电层的顶面之间的阶梯。
根据本发明的一些实施例，提供了制造再分布电路结构的方法。形成导电通孔。形成光敏介电层以覆盖导电通孔。实施第一减薄工艺以减薄光敏介电层以形成第一减薄的光敏介电层，其中，第一减薄工艺包括至少一个曝光和显影工艺。在实施第一减薄工艺之后，实施第二减薄工艺以减薄第一减薄的光敏介电层，以形成第二减薄的光敏介电层。在实施第二减薄工艺之后，在第二减薄的光敏介电层和导电通孔上形成第一再分布线。
根据本发明的一些实施例，该方法还包括：部分地去除导电通孔，从而在导电通孔的顶面和第二减薄的光敏介电层的顶面之间形成第一阶梯；以及部分地去除第二减薄的光敏介电层，从而在导电通孔的顶面和第二减薄的光敏介电层的顶面之间形成第二阶梯，其中，第二阶梯小于第一阶梯，其中，导电通孔在形成第二减薄的光敏介电层之后露出。根据本发明的一些实施例，部分地去除第二减薄的光敏介电层，从而使得通过蚀刻工艺形成第二阶梯。根据本发明的一些实施例，在实施第二减薄工艺之前，导电通孔由第一减薄的光敏介电层覆盖，并且在实施第二减薄工艺之后露出导电通孔。根据本发明的一些实施例，第二减薄工艺包括：图案化第一减薄的光敏介电层以露出导电通孔，从而在导电通孔的顶面和第一减薄的光敏介电层的顶面之间形成阶梯；以及在图案化第一减薄的光敏介电层之后，固化第一减薄的光敏介电层以减小导电通孔的顶面和第一减薄的光敏介电层的顶面之间的阶梯。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种制造半导体器件的方法，所述方法包括：
形成导电通孔；
形成光敏介电层以覆盖所述导电通孔；
减薄所述光敏介电层以露出所述导电通孔，至少通过曝光和显影工艺来实施减薄所述光敏介电层；以及
在减薄所述光敏介电层之后，在所述光敏介电层和所述导电通孔上形成再分布线。
2.根据权利要求1所述的方法，还包括：
在减薄所述光敏介电层之后，部分地去除所述导电通孔，从而使得所述导电通孔的上表面低于所述光敏介电层的上表面第一距离；以及
在部分地去除所述导电通孔之后，部分地去除所述光敏介电层以减小所述第一距离。
3.根据权利要求2所述的方法，其中，至少部分地通过蚀刻工艺实施部分地去除所述光敏介电层。
4.根据权利要求1所述的方法，其中，减薄所述光敏介电层以露出所述导电通孔包括：
实施所述曝光和显影工艺以去除所述光敏介电层的第一部分；
在实施所述曝光和显影工艺之后，固化所述光敏介电层的剩余部分；以及
在固化所述光敏介电层的剩余部分之后，去除所述光敏介电层的第二部分以露出所述导电通孔。
5.根据权利要求4所述的方法，其中，至少部分地通过灰化工艺实施去除所述第二部分。
6.根据权利要求1所述的方法，其中，减薄所述光敏介电层以露出所述导电通孔包括：
实施所述曝光和显影工艺以去除所述光敏介电层的第一部分；以及
在实施所述曝光和显影工艺之后，去除所述光敏介电层的第二部分以露出所述导电通孔。
7.根据权利要求6所述的方法，其中，至少部分地通过灰化工艺实施去除所述第二部分以露出所述导电通孔。
8.根据权利要求1所述的方法，其中，减薄所述光敏介电层以露出所述导电通孔包括：
实施所述曝光和显影工艺以去除所述光敏介电层的第一部分；
在实施所述曝光和显影工艺之后，图案化所述光敏介电层以露出所述导电通孔，从而在所述导电通孔的顶面和所述光敏介电层的顶面之间形成阶梯；以及
在图案化所述光敏介电层之后，固化所述光敏介电层以减小所述导电通孔的顶面和所述光敏介电层的顶面之间的所述阶梯。
9.一种制造半导体器件的方法，所述方法包括：
形成导电通孔；
用光敏介电层覆盖所述导电通孔；
曝光并且显影所述光敏介电层的上部以形成第一减薄的光敏介电层；
对所述第一减薄的光敏介电层实施减薄工艺，以形成第二减薄的光敏介电层，其中，所述导电通孔在实施所述减薄工艺之后露出；以及
在所述第二减薄的光敏介电层和露出的导电通孔上形成第一再分布线。
10.一种制造半导体器件的方法，所述方法包括：
形成导电通孔；
在所述导电通孔上方形成所述光敏介电层；
实施第一减薄工艺以减薄所述光敏介电层以形成第一减薄的光敏介电层，其中，所述第一减薄工艺包括至少一个曝光和显影工艺；
在实施所述第一减薄工艺之后，实施第二减薄工艺以减薄所述第一减薄的光敏介电层，以形成第二减薄的光敏介电层；以及
在实施所述第二减薄工艺之后，在所述第二减薄的光敏介电层和所述导电通孔上形成第一再分布线。
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