CN110648982A - 用于产生半导体装置的方法 - Google Patents

用于产生半导体装置的方法 Download PDF

Info

Publication number
CN110648982A
CN110648982A CN201910559552.9A CN201910559552A CN110648982A CN 110648982 A CN110648982 A CN 110648982A CN 201910559552 A CN201910559552 A CN 201910559552A CN 110648982 A CN110648982 A CN 110648982A
Authority
CN
China
Prior art keywords
region
junction
semiconductor
semiconductor layer
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201910559552.9A
Other languages
English (en)
Inventor
J·魏尔斯
A·伯姆
A·毛德
P·申德勒
S·特根
A·蒂尔克
U·瓦尔
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies Dresden GmbH and Co KG
Original Assignee
Infineon Technologies Dresden GmbH and Co KG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies Dresden GmbH and Co KG filed Critical Infineon Technologies Dresden GmbH and Co KG
Publication of CN110648982A publication Critical patent/CN110648982A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01K—MEASURING TEMPERATURE; MEASURING QUANTITY OF HEAT; THERMALLY-SENSITIVE ELEMENTS NOT OTHERWISE PROVIDED FOR
    • G01K7/00—Measuring temperature based on the use of electric or magnetic elements directly sensitive to heat ; Power supply therefor, e.g. using thermoelectric elements
    • G01K7/01—Measuring temperature based on the use of electric or magnetic elements directly sensitive to heat ; Power supply therefor, e.g. using thermoelectric elements using semiconducting elements having PN junctions
    • G01K7/015—Measuring temperature based on the use of electric or magnetic elements directly sensitive to heat ; Power supply therefor, e.g. using thermoelectric elements using semiconducting elements having PN junctions using microstructures, e.g. made of silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
    • H01L29/7804—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a pn-junction diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

本发明公开了一种用于产生半导体装置的方法，所述方法包括：使用蚀刻工艺部分地去除布置在第一半导体层(120)和第二半导体层(140)之间的支撑层(130)，由此在所述第一半导体层(120)和所述第二半导体层(140)之间形成至少一个底切部；利用具有比所述支撑层(130)高的热导率的第一材料(150)至少部分地填充所述至少一个底切部；以及在所述第二半导体层中或上形成传感器器件(20)。

Description

用于产生半导体装置的方法
技术领域
本公开涉及用于产生半导体装置、尤其是包括传感器器件的半导体装置的方法。
背景技术
诸如绝缘栅功率晶体管器件(例如，功率MOSFET(金属氧化物半导体场效应晶体管)或IGBT(绝缘栅双极晶体管))的半导体器件被广泛用作各种类型的电子应用中的电子开关。在很多应用中，这样的半导体器件的可靠性是关键的方面。例如，根据国际功能安全标准，用于汽车应用中的半导体器件必须符合有关所指定的ASIL(汽车安全完整性等级)分类的要求。
在一些应用中，在高SOA(安全操作区)开关、振铃或短路事件期间，可能在半导体器件内部生成破坏性结温度。此外，半导体器件的封装体积被不断降低。因此，温度监测已经变得必不可少，以防止半导体器件过热。传感器提供准确的温度测量并且具有快速反应时间通常是至关重要的。
希望提供具有快速反应时间、同时提供可靠的测量结果的温度传感器以及用于产生温度传感器的方法。
发明内容
一个示例涉及一种方法。所述方法包括：使用蚀刻工艺部分地去除布置在第一半导体层和第二半导体层之间的支撑层，由此在所述第一半导体层和所述第二半导体层之间形成至少一个底切部；利用具有比所述支撑层高的热导率的第一材料至少部分地填充所述至少一个底切部；以及在所述第二半导体层中或上形成传感器器件。
另一个示例涉及一种半导体装置。所述半导体装置包括布置在第一半导体层和第二半导体层之间的支撑层，其中，所述支撑层具有第一热导率。所述半导体装置还包括由第一材料形成的至少一个第一区域，其中，所述至少一个第一区域形成于所述第一半导体层和所述第二半导体层之间并且与所述支撑层相邻，并且其中，所述第一材料具有高于所述第一热导率的第二热导率。所述半导体装置还包括形成于所述第二半导体层中或上的传感器器件。
另一示例涉及一种半导体器件，其包括包含第一半导体层的半导体主体、以及包含至少一个栅极电极和多个晶体管单元的晶体管器件，所述晶体管单元中的每者包括形成于所述第一半导体层中的源极区、主体区和补偿区。所述主体区从所述第一半导体层的第一表面延伸到所述第一半导体层中并且通过栅极电介质与所述至少一个栅极电极介电绝缘。所述补偿区与所述主体区邻接，并且从所述主体区延伸到所述第一半导体层中。所述晶体管器件布置在所述半导体主体的第一区段中，所述第一区段形成有源区。所述半导体器件还包括布置在所述半导体主体的有源区和/或无源区上的第二半导体层以及形成在所述第二半导体层中或上的传感器器件。
下文将参考附图解释示例。附图起着对某些原理进行举例说明的作用，因而仅示出了用于理解这些原理所需的方面。附图未按比例绘制。在附图中，相同的附图标记表示类似的特征。
附图说明
图1示出了晶体管器件和传感器器件的等效电路图。
图2示意性地示出了半导体装置的截面图。
图3示意性地示出了另一半导体装置的截面图。
图4示意性地示出了半导体主体的顶视图。
图5以更多的细节示意性地示出了图4的半导体主体的区段的截面图。
图6示意性地示出了根据一个示例的包括半导体装置的半导体主体的截面图。
图7示意性地示出了图6的半导体装置的区段的截面图。
图8示意性地示出了根据一个示例的半导体装置的截面图。
图9示意性地示出了图8的半导体装置的区段的顶视图。
图10示出了根据另一示例的半导体装置的截面图。
图11，包括图11A-11G，示意性地示出了根据一个示例的用于产生半导体装置的方法。
图12示意性地示出了图10的半导体装置的区段的顶面图。
图13示意性地示出了根据另一示例的包括半导体装置的半导体主体的截面图。
图14示意性地示出了根据另一示例的包括半导体装置的半导体主体的截面图。
图15示意性地示出了根据另一示例的图8的半导体装置的区段的顶视图。
图16，包括图16A和图16B，示意性地示出了图15的半导体装置的不同区段的截面图。
图17，包括图17A和图17B，示意性地示出了用于产生图15的半导体装置的第一区段的方法。
图18，包括图18A-18C，示意性地示出了用于产生图15的半导体装置的第二区段的方法。
图19，包括图19A和图19B，示意性地示出了根据示例的包括传感器器件的半导体器件的截面图。
具体实施方式
在下文的具体实施方式中，参考附图。附图构成了说明书的部分，并且出于举例说明的目的示出了可以如何使用和实施本发明的示例。应当理解，可以使本文描述的各种实施例的特征相互组合，除非另外做出具体指示。
图1示意性地示出了晶体管器件10的等效电路图。晶体管器件10包括漏极节点D和源极节点S连同形成于漏极节点D和源极节点S之间的负载路径。晶体管器件10还包括栅极节点G。传感器器件20耦合于晶体管器件10的源极节点S和感测节点P感测之间。在图1的示例中，传感器器件20包括串联耦合在晶体管器件10的源极节点S和感测节点P感测之间的多个二极管201、202……20n。传感器器件20被配置为检测晶体管器件10的温度。例如，传感器器件20可以耦合至检测单元(未示出)。如果晶体管器件10的温度在晶体管器件10的开关操作期间升高并且跨越某一阈值，那么这样的检测单元可以生成信号，例如，该信号使得晶体管器件10以更低的开关频率执行开关操作或者变为截止状态。通过这种方式，可以降低晶体管器件10的温度。例如，一旦晶体管器件10的温度落到阈值以下，那么晶体管器件可以恢复其正常开关操作。
现在参考图2，示意性地示出了示例性半导体装置的截面图。半导体装置包括第一半导体层120和第二半导体层140。支撑层130布置在第一半导体层120和第二半导体层140之间。支撑层130可以具有第一热导率λ1。第一材料150的至少一个区域形成于第一半导体层120和第二半导体层140之间。第一材料150的至少一个区域被形成为与支撑层130相邻，并且具有第二热导率λ2，第二热导率λ2高于支撑层130的第一热导率λ1。根据一个示例，λ2＝90*λ1。传感器器件20形成于第二半导体层140中。由于第一材料150的热导率λ2高于支撑层130的热导率λ1，因而，在第一半导体层120中生成的热量被从第一半导体层120主要经由第一材料150转移至第二半导体层140。也就是说，第二半导体层140主要经由第一材料150被第一半导体层120加热。取决于第一材料150的厚度(第一半导体层120和第二半导体层140之间的距离)和第一材料的热导率λ2，第二半导体层140的温度可以基本上与第一半导体层120的温度相同。因此，通过处于第二半导体层140中或上的温度传感器20检测到的温度是第一半导体层120中的温度的指示。根据图1所示的示例，图2所示的传感器器件20可以包括二极管。
尽管图2的示例中的传感器器件20被示为处于第二半导体层140中，但是也有可能将传感器器件20布置在第二半导体层140上。例如，一个或多个层(例如，金属层)可以布置在第二半导体层140上以形成传感器器件20，其中，第二半导体层140布置在传感器器件20和第一材料150之间。
现在参考图3，示意性地示出了另一示例性半导体装置的截面图。半导体装置的大致结构与上文联系图2解释的结构类似。也就是说，支撑层130以及第一材料150的至少一个第一区域被布置在第一半导体层120和第二半导体层140之间。然而，图3中所示的半导体装置还包括布置在第一半导体层120和第一材料150之间的第一绝缘层122。半导体装置还可以包括第二绝缘层142。在一个区段中，例如，在第二半导体层140的下表面(面对支撑层130的表面)的第一区段中，第二半导体层140与支撑层130直接邻接而没有布置在支撑层130和第二半导体层140之间的绝缘层。第二半导体层140的其它区段(例如，下表面的第二区段)以及半导体层140的侧表面和顶表面不与支撑层130邻接。第二半导体层140的不与支撑层130邻接的这种区段可以至少部分地被第二绝缘层142覆盖。例如，第二绝缘层142可以被布置在第二半导体层140的侧表面和顶表面上。替代地或此外，第二绝缘层142可以布置在第一材料150和第二半导体层140之间，例如，布置在第二半导体层140的下表面的第二区段上。
第一绝缘层122可以被配置为使第一材料150与第一半导体层120电隔离。第二绝缘层142可以被配置为使第一材料150与第二半导体层140电隔离。下文将联系图11描述用于形成具有第一绝缘层122和第二绝缘层142的半导体装置的方法。
现在参考图4，示意性地示出了半导体主体100的顶视图。半导体主体100可以包括晶体管器件(未在图4中具体示出)。栅极焊盘310和源极焊盘320被布置在半导体主体100的顶表面上。栅极焊盘310和源极焊盘320允许与晶体管器件的栅极电极(图4未示出)和源极电极(图4未示出)发生电接触。此外，传感器焊盘330被布置在半导体主体100的顶表面上。在图4所示的示例中，传感器焊盘330被布置在半导体主体100的中心区域中，并且在水平方向x、z中被源极焊盘320包围。栅极焊盘310布置在半导体主体100的一个拐角中。然而，这样的布置只是示例。栅极焊盘310可以具有任何其它适当形状，并且可以被布置在半导体主体100上的任何其它适当位置上。例如，栅极焊盘310可以被布置在半导体主体100的中心区域中，并且可以在水平方向x、z中被源极焊盘320包围。一般来讲，栅极焊盘310可以完全或者只是部分地被源极焊盘320包围。例如，传感器焊盘330可以不再被布置在半导体主体100的中心区域中，而是被布置为更加接近半导体主体100的边缘之一。传感器焊盘330可以完全或者只是部分地被源极焊盘320包围。例如，传感器焊盘320可以具有矩形或方形形状。然而，其它形状也是可能的。例如，传感器焊盘330可以在水平方向x、z中具有处于30μm和1mm之间或者处于300μm和400μm之间的宽度w1和长度l1。传感器焊盘330的表面积可以足够大，例如，以实现与接合线的接合连接。在半导体主体100的垂直方向y中，例如，传感器焊盘330可以具有0.5μm到1μm或者1μm到5μm的厚度d1(例如，参考图6)。
例如，源极焊盘320和传感器焊盘330可以包括导电材料，例如，金属。例如，源极焊盘320和传感器焊盘330可以包括Al、Cu、W、Ti、Ni、Sn、Au、Ag、Pt、Pd以及这些金属中的一种或多种的合金的至少其中之一。传感器焊盘330的厚度可以处于(例如)0.5μm到1μm或者1μm到5μm的范围中(例如，参考图6)。
上文联系图2和图3描述的半导体装置可以被包括在半导体主体100中或者可以被形成在半导体主体100的表面上。图5以更多的细节示意性地示出了图4所示的半导体主体100的区域A。图5所示的区域A包括源极焊盘320的部分以及传感器焊盘330。半导体装置可以电连接至源极焊盘320以及传感器焊盘330。此外，例如，半导体装置可以被装置为部分地处于源极焊盘320下方并且部分地处于传感器焊盘330下方，下文将联系图6到图9对此予以描述。
现在参考图6，示意性地示出了处于图5所示的截面平面B-B中的半导体主体100的截面图。晶体管器件形成于半导体主体100中。半导体主体100可以包括常规半导体材料，例如，硅(Si)、碳化硅(SiC)、氮化镓(GaN)或砷化镓(GaAs)等。在图6中示出了半导体器件的一个区段，其形成了半导体主体100内的有源区。半导体器件在其有源区中包括至少一个具有栅极电极33的工作晶体管单元，所述栅极电极33通过栅极电介质34与主体区32介电绝缘。主体区32是半导体主体100的有源区中的掺杂半导体区。在图6所示的示例中，栅极电极33布置在半导体主体100的第一表面101上方。
图6所示的晶体管器件还包括漂移区35。漂移区35与至少一个晶体管单元的主体区32邻接并且与主体区32形成pn结。漂移区35布置在至少一个晶体管单元的主体区32和漏极区36之间。漏极区36可以与漂移区35邻接(如所示)。根据另一示例(未示出)，具有与漂移区35相同的掺杂类型但是比漂移区35更高度掺杂的场停止区被布置在漂移区35和漏极区36之间。此外，晶体管器件包括具有与漂移区35的掺杂类型互补的掺杂类型的至少一个补偿区38。根据一个示例，至少一个补偿区38与至少一个晶体管单元的主体区32邻接。根据一个示例，晶体管器件包括多个晶体管单元，并且每个晶体管单元包括与相应晶体管单元的主体区32邻接的补偿区38。在半导体主体100的作为与第一表面101垂直的方向的垂直方向y中，至少一个补偿区38朝漏极区36延伸。根据一个示例(未示出)，补偿区38与漏极区36间隔开，使得在补偿区38和漏极区36之间存在漂移区35的区段或者缓冲区。例如，这样的缓冲区可以具有与漂移区35相同的掺杂类型，但是比漂移区35更高度掺杂。根据另一示例，补偿区与漏极区36邻接(参见图6)。
仍然参考图6，晶体管器件还包括源极电极41。源极电极41通过第一接触插塞421电连接至至少一个晶体管单元的源极区31和主体区32。例如，第一接触插塞421可以包括钨、铝、铜以及Ti/TiN阻挡衬层的至少其中之一。该源极电极41形成了源极节点S或者电连接至晶体管器件的源极节点S。晶体管器件还包括电连接至漏极区36的漏极节点D。电连接至漏极区36的漏极电极可以形成漏极节点D。然而，在图6中并未明确示出这样的漏极电极。
晶体管器件可以是n型晶体管器件或者p型晶体管器件。器件类型是由源极区31的掺杂类型定义的。在n型晶体管器件中，源极区31是n型区，主体区32是p型区，具有与主体区32的掺杂类型互补的掺杂类型的漂移区35是n型区，并且至少一个补偿区38是p型区。在p型晶体管器件中，源极区31是p型区，主体区32是n型区，漂移区35是p型区，并且至少一个补偿区38是n型区。晶体管器件可以被实施为MOSFET或IGBT。在MOSFET中，漏极区36具有与漂移区35相同的掺杂类型，并且在IGBT中，漏极区36(其也可以被称为集电极区)具有与漂移区35的掺杂类型互补的掺杂类型。例如，漏极区36的掺杂浓度选自1E18cm-3和1E19cm-3之间、1E18cm-3和1E20cm-3之间或者1E18cm-3和1E21cm-3之间的范围，漂移区35和补偿区38的掺杂浓度选自1E15cm-3和5E16cm-3之间的范围，并且主体区32的掺杂浓度选自5E16cm-3和5E17cm-3之间。附图中示出的晶体管单元是平面晶体管单元。然而，将晶体管单元实施为平面晶体管单元只是一个示例。根据另一示例(未示出)，晶体管单元被实施为沟槽晶体管单元。也就是说，至少一个栅极电极33布置在从半导体主体100的表面101延伸到半导体主体100中的沟槽中。
在上文解释的晶体管器件中，对多个晶体管单元并联连接。也就是说，这些晶体管单元的源极区31连接至源极节点S，公共漏极区36连接至漏极节点D，并且至少一个栅极电极33连接至栅极节点(图6未示出)。
图6的示例中的源极电极41不是连续层，如上文已经联系图4和图5所描述的。传感器电极43被布置为在半导体主体100的水平方向x中与源极电极41相邻。传感器电极43形成了传感器节点ASP或者电连接至传感器节点ASP。然而，源极电极41和传感器电极43不直接相互连接，而是借助于形成在源极电极41和传感器电极43之间的间隙而间隔开。例如，如果源极电极41和传感器电极43具有相当大的厚度d1(例如，处于2μm和10μm之间)，则所述间隙可以具有处于10μm和20μm之间的宽度w2。例如，如果源极电极41和传感器电极43具有相当小的厚度d1(例如，处于0.5μm和5μm之间)，则间隙可以具有处于1μm和10μm之间的宽度w2。然而，这些只是示例。任何其它宽度也是可能的。直接布置在源极电极41下方的第一接触插塞421从源极区31穿过形成在半导体主体100的顶表面101上的第三绝缘层51延伸至源极电极41，以将布置在源极电极41下方的源极区31电耦合至源极电极41。在附图中，第三绝缘层51被示为从半导体主体100的表面101延伸到源极电极41的单个连续层。然而，这只是示例。具有(例如)5nm到200nm或者40nm到120nm的厚度的栅极氧化物层经常被布置在半导体主体100的表面101上。第三绝缘层51可以包括该栅极氧化物层以及形成于该栅极氧化物层的顶上的附加层。例如，该附加层可以包括可以具有大约50nm到200nm的厚度的无掺杂TEOS(四乙基原硅酸酯)以及具有大约200nm到2μm或者1100nm到1300nm的厚度的掺杂BPSG(硼硅酸盐玻璃)。因此，第三绝缘层51可以包括几个子层，然而所述子层并未在附图中明确示出。第二接触插塞422布置在源极电极41和传感器电极43之间的间隙下方。第二接触插塞422可以接触布置在源极电极41和传感器电极43之间的间隙下方的晶体管单元，但是可以不完全延伸穿过第三绝缘层51。第四绝缘层45可以沿半导体主体100的垂直方向y布置在第二接触插塞422上方，使得第二接触插塞422不被暴露并且不会建立任何不希望出现的电连接。同样的内容适用于第三接触插塞423，其被配置为接触布置在传感器电极43下方的晶体管单元。布置在传感器电极43下方的第三接触插塞423可以仅部分地从相应的源极区31延伸穿过第三绝缘层51。布置在传感器电极43下方的第三接触插塞423可以通过布置在第三接触插塞423和传感器电极43之间的第四绝缘层45与传感器电极43电绝缘。第一、第二、第三和第四接触插塞421、422、423、44的导电材料由图6中的阴影区域表示。
半导体装置被布置在半导体主体100的顶表面101上。半导体装置可以被至少部分地布置在传感器电极43下方，如图6所示。图6所示的半导体装置基本上对应于上文联系图3描述的半导体装置。第二半导体层140通过第四接触插塞44电连接至传感器电极43。例如，第四接触插塞44可以包括钨。在图3所示的示例中，支撑层130被布置为与第一半导体层120直接相邻。在图6中，第一半导体层120形成于半导体主体100内并且基本上对应于漂移区35。然而，在图6的示例中，注入区带124分别形成于支撑层130和第一半导体层120或漂移区35之间。注入区带124可以在半导体主体100的水平方向x中沿半导体装置的整个宽度w3延伸。注入区带124可以进一步延伸超过半导体装置的宽度w3。注入区带124可以具有与第一半导体层120的掺杂类型互补的掺杂类型。例如，如果晶体管器件是n型晶体管器件，那么注入区带124可以是p型区。注入区带124可以具有选自5E12cm-3和1E14cm-3之间的范围的掺杂浓度。例如，注入区带124可以包括硼。
半导体装置可以被实施在晶体管器件的有源区内。然而，在处于半导体装置的正下方的区域中，可以不实施任何晶体管单元或者可以仅实施晶体管单元的部分。例如，半导体装置可以被布置在晶体管装置的两个工作晶体管单元之间，也就是说，半导体装置可以仅在一个晶体管单元之上延伸，如图6中示意性所示(只有一个补偿区38布置在半导体装置下方)。两个相继接触插塞421、422、423、44之间的距离s1可以处于3μm和10μm之间，例如，5.5μm。因此，半导体装置在半导体主体100的第一水平方向x中的宽度w3可以小于20μm或者小于6μm，例如，小于11μm(w3<2*s1)。然而，这只是示例。根据另一示例，半导体装置可以在不止一个晶体管单元之上延伸。也就是说，不止一个补偿区38被布置在半导体装置下方(未具体示出)。在本示例中，下式将成立：w3<n*s1，其中，n>2。根据另一示例，半导体装置在第二水平方向z而非第一水平方向x中延伸，下文将联系图7对此予以描述。例如，半导体装置在半导体主体100的第一水平方向x或者第二水平方向z中的宽度w3可以处于10μm和200μm之间。
现在参考图7，示意性地示出了处于图5所示的截面平面C-C中的在半导体主体100的第二水平方向z中半导体装置的局部截面图。然而，在图7所示的示例中，为了简单起见，半导体装置和晶体管器件的布置在半导体主体100的第一表面101下方的任何部分均未示出。如图7中所示，半导体装置可以包括至少一个pn结。至少一个pn结可以形成至少一个二极管201、202……20n的串联连接，在图7中通过表示二极管的电路符号对此给出了暗示(还参见图1)。pn结可以由相继的第一结区143和第二结区144(它们具有互补的掺杂类型)形成。例如，第一结区143可以是n型区，并且第二结区144可以是p型区。换言之，二极管链或串可以在第二水平方向z中形成于第四接触插塞44和第五接触插塞424之间，所述二极管链或串具有处于第一结区143和第二结区144的区域边界处的相继的pn结。根据一个示例性实施例，第一结区143和第二结区144的掺杂浓度适于形成至少两个二极管201、202……20n的串联连接，相继二极管201、202……20n中的每者包括第一结区143之一和相邻的第二结区144。
半导体装置任选还可以包括第三区域145，所述第三区域145与第一结区143具有相同的掺杂类型，但是比第一结区143更高度掺杂。例如，第三区域145可以布置在两个相继的pn结之间。也就是说，布置在第一pn结的第一结区143和相继pn结的第二结区144之间。第三区域145可以进一步形成由第四接触插塞44和第五接触插塞424接触的端子区。例如，第四接触插塞44可以接触二极管201、202……20n之一的阴极，并且第五接触插塞424可以接触二极管201、202……20n之一的阳极，或反之。半导体装置在第二水平方向z中在第四接触插塞44和第五接触插塞424之间的长度s2可以处于10μm和30μm之间，处于10μm和50μm之间，乃至可高达500μm或者可高达1500μm，例如，1000μm。
在没有任何第三区域145的装置中，第一pn结的第一结区143和相继pn结的第二结区144形成了至少一个附加反串联pn结。这样的附加反串联pn结一般是不希望出现的。类似的效应可能发生在包括第三区域145的装置中。由于第三区域145具有与第一结区143相同的掺杂类型，并且该掺杂类型不同于第二结区144的掺杂类型，因而第三区域和邻接的第二结区144形成了至少一个不希望出现的附加反串联pn结。仍然参考图7，半导体装置可以任选还包括一个或多个分流元件70。分流元件70的数量可以取决于在第一pn结的第一区域(或者第三区域145)和相继pn结的第二结区144之间形成于半导体装置中的附加反串联pn结的数量。至少一个分流元件70中的每者部分地延伸到半导体装置中(延伸到第二半导体层140中)，并且与至少一个附加反串联pn结中的不同的附加反串联pn结接触。分流元件70被配置为对附加反串联pn结电分流。每个分流元件70与第二结区144之一以及邻接的第一或第三区域143、145电接触。分流元件70的第一端部72延伸到第三绝缘层51中并与之直接接触。分流元件70的第二端部73延伸到第二结区144之一中，并且在半导体主体100的第二水平方向z中插入到相应的第二结区144和邻接的第一或第三区域143、145之间。分流元件70可以是掩埋结构，例如，掩埋插塞。也就是说，分流元件70可以不从第二结区144通过第三绝缘层51一直延伸到传感器电极43。分流元件70可以仅部分地延伸穿过第三绝缘层51，并且可以被第四绝缘层45覆盖。也就是说，第四绝缘层45布置在分流元件70和传感器电极43之间，以防止分流元件70和传感器电极43之间的电连接。
例如，至少一个分流元件70可以包括高度掺杂多晶硅或金属。根据一个示例，至少一个分流元件70包括钨。替代地，至少一个分流元件70可以包括高度掺杂多晶硅、AlCu或者阻挡衬层，其中，阻挡衬层可以包括(例如)Ti和Ti/N的至少其中之一。根据另一个示例，例如，分流元件70包括具有至少1*1019cm-3的净掺杂剂浓度的多晶硅。然而，其它适当材料也是可能的。
根据另一示例，并且如图7进一步所示，附加分流层71可以布置为与分流元件70相邻并且与分流元件70的第二端部73邻接。因此，附加分流层71可以在半导体主体100的垂直方向y中布置在分流元件70的第二端部73和相应的第二结区144之间。例如，附加分流层71可以包括金属硅化物，例如，TiSi2。根据一个示例，附加分流层71电耦合至高度掺杂层74，高度掺杂层74具有与相应的第二结区144相同的掺杂浓度，但是可以比第二结区144更高度掺杂。
包括分流元件70、附加分流层71和高度掺杂层74的至少一个分流装置中的每者被配置为对至少一个附加pn结之一分流。因此，如果提供了相应的分流元件70和附加的分流层71，那么将对两个相邻的第二结区144和第一或第三区域143、145之间的附加pn结进行有效的电分流或阻止。
如上文联系图6和图7所述，可以沿半导体主体100的第二水平方向z在半导体装置中相继布置一个或多个pn结。然而，这只是示例。根据另一示例，在半导体主体100的第一水平方向x上，可以在半导体装置中、尤其是在第二半导体层140中形成一个或多个pn结，其中，第一水平方向x垂直于第二水平方向z。在图8和图9中对此给出了示例性的说明。图8示意性地示出了图5所示的截面平面B-B中的半导体装置的截面图。图9示意性地示出了图5中所示的区域D的顶视图。在本示例中，半导体装置具有大于源极电极41和传感器电极43之间的间隙的宽度w2的宽度w3。第二半导体层140可以通过第五接触插塞424电耦合至源极电极41，并且通过第四接触插塞44电耦合至传感器电极43。第五接触插塞424可以在被布置为在第一侧上与第一材料150相邻的区段中接触第二半导体层140，并且第四接触插塞44可以在被布置为在第二半导体层140的第二侧上与第一材料150相邻的区段中接触第二半导体层140。
一个或多个pn结可以被形成到第二半导体层140中，其中，每个pn结形成于第一结区143和邻接的第二结区144之间。如上文已经描述的，至少一个pn结可以形成至少一个二极管201、202……20n的串联连接，在图9中通过电路符号对此给出了暗示。如上文已经进一步描述的，在两个或者更多相继pn结的链中，可能在第一pn结的第一结区143与邻接pn结的第二结区144之间形成附加的pn结。如上文联系图7所述，可以通过分流元件70对这样的附加pn结进行分流或阻止。在图8中，仅示意性地指示了分流元件70。这样的分流元件70和相应的附加分流层(图8未明确示出)的布置和功能可以与上文联系图7所述的布置和功能类似。
在图8和图9所示的示例中，第一和第二结区143、144是细长区域。也就是说，第一和第二结区143、144在第二水平方向z中的长度s2显著大于第一和第二结区143、144在第一水平方向x中的宽度。例如，第二结区144可以形成被第五接触插塞424接触的接触区，并且另一第二结区144可以形成被第四接触插塞44接触的另一接触区。两个接触区被布置为与第二半导体层140和第一半导体层120之间的填充有第一材料150的底切部相邻。底切部在第一水平方向x中可以具有最大深度w4。最大深度w4可以(例如)高达5.5μm。
如上文已经联系图6到图9所描述的，半导体装置可以被布置为处于布置在半导体主体100内的晶体管器件的有源单元场(active cell field)上方或与之接近。由于第一材料150的热导率λ2高于支撑层130的热导率λ1，因而，在晶体管器件中生成的热量被主要经由第一材料150转移至第二半导体层140。例如，在室温下，第一材料150(例如，多晶硅)的热导率λ2可以是支撑层130(例如，二氧化硅)的热导率λ1的90倍。也就是说，第二半导体层140主要经由第一材料150受到第一半导体层120加热。因此，第二半导体层140的至少部分中的温度可以与晶体管器件的温度相似。因此，形成于第二半导体层140中或上的传感器器件可以检测表示晶体管器件中的温度的温度。例如，可以检测流经至少一个pn结或者至少一个二极管20n的电流或者至少一个二极管20n的正向电压Vf。如果迫使恒定正向电流通过至少一个二极管20n，那么所得到的至少一个二极管20n的正向电压Vf一般取决于pn结或二极管20n的温度。因此，所检测到的正向电压Vf指示第二半导体层140的温度，并且还指示晶体管器件的温度。如果包括传感器器件的半导体装置未被布置在晶体管器件的有源单元场上，而是被布置在与有源单元场相邻的区域中，那么第二半导体层140的温度可能低于晶体管器件的温度，因为温度可能未被直接转移到第二半导体层140。这可能延长传感器器件的响应时间。
根据图10示意性示出的另一示例，传感器器件可以被至少部分地布置在传感器区域1401中，该区域是第二半导体层140的被布置为与第一材料150相邻的区域。如上文已经描述的，来自晶体管器件的热量，或者更一般而言来自第一半导体层120的热量主要被经由第一材料150转移至第二半导体层140。第一材料150的热阻Rth可以是相当低的。传感器器件的短响应时间对于很多应用而言是至关重要的，以便能够避免晶体管器件的热负载。具有相当低的热导率(高热阻Rth)的支撑层130在第一半导体层120和第二半导体层140之间提供较好的热隔离。第二半导体层140的热容Cth可以是相当高的。对于一些应用而言，可能希望降低第二半导体层140的热容Cth。根据一个示例，因此，半导体装置可以包括由具有低于第二半导体层140的热导率的热导率的第二材料162形成的区域。第二材料162的区域被配置为使第二半导体层140的第一区域1402与传感器区域1401热解耦。在第二材料162的热导率相当低的情况下，来自传感器区域1401的热量仅在非常有限的程度上被转移至第二半导体层140的第一区域1402。这可以显著降低传感器区域1401的热容Cth。如图10中示例性例示的，第二材料162可以在垂直方向y中延伸穿过第二半导体层140。通过这种方式，传感器区域1401可以至少部分地与其余第一区域1402隔开并且由此与之热解耦。这种热解耦可以使得传感器器件的响应时间更快，并且可以使温度测量的准确度更高。传感器器件可以被至少部分地布置在传感器区域1401中。然而，传感器器件的一些部分也可以被布置在其余第一区域1402中。也就是说，传感器器件可以从传感器区域1401延伸到其余第一区域1402中。例如，被第四和第五接触插塞44、424接触的端子区至少可以被布置在第一区域1402中。
现在参考图11，示意性地示出了用于产生半导体装置的示例性方法。如图11A中示意性所示，支撑层130布置在第一半导体层120和第二半导体层140之间。例如，第二半导体层140可以是结构化层。也就是说，第二半导体层140仅被布置在支撑层130的一些部分上，而支撑层130的其它部分则未被第二半导体层140覆盖。第一半导体层120可以包括常规半导体材料，例如，硅(Si)、碳化硅(SiC)、氮化镓(GaN)或砷化镓(GaAs)等。例如，第一半导体层120可以具有至少5μm的厚度。例如，支撑层130可以包括氧化物、氮化物、氮氧化物、高k材料、酰亚胺、绝缘树脂或玻璃中的至少一种。支撑层130可以包括场电介质(例如，场氧化物)或者栅极电介质(例如，栅极氧化物)。支撑层130可以包括通过(例如)硅局部氧化(LOCOS)工艺、沉积氧化物或者浅沟槽隔离(STI)而形成的场氧化物。例如，支撑层130的厚度，即第一半导体层120和第二半导体层140之间的距离，可以为至少500nm或者至少800nm。例如，第二半导体层140可以是多晶硅层。例如，第二半导体层140可以具有至少200nm或者至少300nm的厚度。
如图11B中示意性所示，支撑层130被部分去除。例如，可以使用蚀刻工艺部分地去除支撑层。在给蚀刻工艺期间，第二半导体层140可以起着保护层的作用。也就是说，支撑层130仅在未被第二半导体层140覆盖的那些区域中受到蚀刻。然而，在蚀刻工艺期间，可以在第一半导体层120和第二半导体层140之间形成底切部。在图11B中示意性地示出了在蚀刻工艺之后得到的包括处于第一半导体层120和第二半导体层140之间的底切部的结构。
现在参考图11C，绝缘层122、142可以沉积到第一半导体层120、支撑层130和第二半导体层140的暴露表面上。例如，绝缘层122、142可以包括氧化物、氮化物、氮氧化物、高k材料、酰亚胺、绝缘树脂或玻璃中的至少一种。绝缘层可以包括场电介质(例如，场氧化物)或者栅极电介质(例如，栅极氧化物)。在图11C中，绝缘层在覆盖第一半导体层120的那些部分中被指定为第一绝缘层122，并且在覆盖第二半导体层140的那些部分中被指定为第二绝缘层142。在其覆盖支撑层130的那些部分中，绝缘层如虚线所示。绝缘层可以包括与支撑层130相同的材料。因此，在其覆盖支撑层130的那些部分(如图11C中的虚线所示)中，其可以被视为支撑层130的部分。例如，绝缘层可以包括热生长氧化物。例如，在其覆盖支撑层130的那些部分中包括热生长氧化物的这种绝缘层的厚度可以处于几纳米的范围中。然而，在其覆盖第一半导体层120和第二半导体层140的那些部分中，热生长氧化物的厚度可以大于几纳米。根据另一示例，绝缘层可以是使用CVD(化学气相沉积)工艺沉积的。在该情况下，绝缘层在其覆盖支撑层130的那些区域中的厚度可以与在其覆盖第一半导体层120和第二半导体层140的那些区域中的厚度基本相同。
在接下来的步骤中，可以利用第一材料150填充底切部。因此，第一材料150的层可以被形成在第一半导体层120和第二半导体层140上，其中，第一绝缘层122和第二绝缘层142被分别布置在第一材料150与第一半导体层120和第二半导体层140之间。在沉积第一材料150的过程期间，可以至少部分地以第一材料150填充第一半导体层120和第二半导体层140之间的底切部。在图11D所示的示例中，底切部完全被第一材料150填充。然而，这只是示例。有可能第一材料150并未抵达布置在第二半导体层140下方的底切部的背面的远处上的这种区域。因此，底切部可能不总是被第一材料150完全填充，并且在第二半导体层140和支撑层130之间可能留下小孔穴。在沉积第一材料150之后，则可以去除未布置在至少一个底切部内的这种区域中的第一材料150，如图11E示意性所示。例如，可以使用各向异性蚀刻工艺去除第一材料150。
现在参考图11F，可以形成掩模层180。掩模层180可以覆盖第一绝缘层122和第一材料150的暴露表面。此外，掩模层180可以部分地覆盖第二绝缘层142的暴露表面。然而，在掩模层180中可以存在开口。在下述蚀刻工艺中，可以在未被掩模层180覆盖的那些区域中形成至少一个沟槽160。至少一个沟槽160可以沿垂直方向y延伸穿过第二绝缘层142和第二半导体层140。至少一个沟槽160可以使第二半导体层140的至少一个传感器区域1401与其余第一区域1402分开，如上文联系图10所述。之后，可以利用第二材料162填充至少一个沟槽160，如图11G中示意性所示。第二材料162可以具有低于第二半导体层140的热导率的热导率。例如，第二材料162可以包括氧化物、热氧化物或者层级间氧化物(TEOS或者BPSG)。然而，使用另一掩模层180只是示例。还有可能在不使用附加掩模的情况下形成至少一个沟槽160。例如，可以在蚀刻第二半导体层140的同一步骤中形成至少一个沟槽160。最初，第二半导体层140可以是连续层，该层将在图案化步骤期间被部分去除。也就是说，第二半导体层140可以具有大于图案化步骤之后的最终尺寸(宽度w3、长度s2)(例如，参见图9)的尺寸。在执行该图案化步骤(在此期间还可以形成至少一个沟槽)之后，可以利用光致抗蚀剂填充至少一个沟槽160，所述光致抗蚀剂在后续的场氧化物蚀刻工艺(支撑层130的蚀刻)中用于场氧化物掩模。一旦蚀刻了场氧化物并且去除了光致抗蚀剂，就在后续的栅极氧化期间对至少一个沟槽160进行氧化，并在晚些时候利用形成第二材料162的层级间氧化物(TEOS和/或BPSG)填充至少一个沟槽160。
如图12中示意性所示，第二材料162可以被布置为使得传感器区域1401与第一区域1402热解耦，其中，第一区域1402可以起着连接区域的作用。也就是说，第一区域1402可以是第五接触插塞424和第四接触插塞44被布置为接触第二半导体层140的区域。图12示意性地示出了包括示例性半导体装置的半导体主体的顶视图。顶视图示出了第二半导体层140的区域。沿垂直方向y布置在第二半导体层140下方的支撑层130在图12中以虚线指示，因为其被第二半导体层140覆盖。还以虚线指示了其中第四接触插塞44和第五接触插塞424接触第二半导体层140的连接区域1402。图12中的示例示出了双线连接，即，使用一个第四接触插塞44和一个第五接触插塞424将第二半导体层140分别电连接至第一金属化部41和第二金属化部43(第一金属化部41和第二金属化部43在图12中未示出)。然而，这只是示例。还有可能利用不止一个第四接触插塞44和不止一个第五接触插塞424对第二半导体层140进行电连接。第二材料162在半导体主体100的水平方向x、z中部分地围绕连接区域1402。然而，连接可能仍然允许电流在连接区域1402和至少一个传感器区域1401之间流动。图12所示的第二材料162的形状只是示例。任何其它形状都可能使连接区域1402与至少一个传感器区域1401热解耦。例如，第二材料162可以布置成迂回曲折的连接线(未示出)。
如上文已经联系图6到图9所描述的，半导体装置和传感器焊盘330可以被布置在布置在半导体主体100内的晶体管器件的有源区中。然而，这只是示例。根据图13示意性地示出的另一示例，半导体装置可以被替代地布置在布置在半导体主体100内的晶体管器件的无源区中。晶体管器件的无源区可以是不包括形成发挥作用(工作)的晶体管单元所需的所有有源部件(例如，有源部件是栅极氧化物、源极区31、主体区32、栅极电极33或漏极区36)的区域。此外，无源区可以包括场氧化物而非栅极氧化物。在有源区中，栅极氧化物可以形成如上文所述的第一绝缘层122。例如，无源区可以是与半导体主体100的水平边缘相邻的区域(边缘区)。然而，传感器焊盘330或第二金属化部43可以被分别至少部分地布置在晶体管器件的有源区中。也就是说，晶体管器件的有源部件(例如，栅极氧化物、源极区31、主体区32、栅极电极33、补偿区38)可以被布置在第二金属化部43下方。然而，第二金属化部43可以延伸至晶体管器件的无源区，以便电接触半导体装置和传感器器件。在图13中，半导体装置仅由二极管201、202指示。如图13中所示，第二金属化部43的部分可以被用作接合区域(还参见图14的接合区域BA)。也就是说，接合线可以被接合到第二金属化部43的该区段上，以便电接触第二金属化部。在图13中，第二金属化部的该区段被指示为具有宽度w5。布置在第二金属化部43下面的任何接触插塞可以通过第四绝缘层45与第二金属化部43电绝缘，以便防止第二金属化部43和第一金属化部41之间的电短路。在图13中，例如，这适用于第三接触插塞423。
现在参考图14，在替代示例中，半导体装置可以被布置在半导体主体100的高压边缘终止区带中。高压边缘终止区带被布置在晶体管器件的无源区中。第二金属化部43可以被布置在晶体管器件的有源区中，但是可以延伸到晶体管器件的无源区中，以便电接触半导体装置。半导体装置在被布置在晶体管器件的无源区中时可以被布置在无源区的被装置为与晶体管器件的有源区直接相邻的部分中。例如，如图14所示，利用第一材料150填充的底切部可以被布置为与晶体管单元之一的主体区32相邻。通过这种方式，晶体管器件的生成热量的有源区与半导体装置之间的热耦合仍然足以允许快速的反应时间和准确的测量。也就是说，布置在半导体装置中的传感器器件检测到的温度基本上等于晶体管器件的温度。半导体装置的其它部分可以通过第二材料162热解耦，如上文联系图10和图12所述。
形成有源传感器焊盘ASP的第二金属化部43一般通过接合线(图14未示出)发生接触。这样的接合线可以被接合至指定接合区域BA中的第二金属化部43。例如，接合区域BA可以通过第二金属化部43的被布置在晶体管器件的有源区上的这种部分形成，如图14中示例性例示的。然而，也有可能在第二金属化部43的被布置在晶体管器件的无源区上的这种部分上提供接合区域BA(未示出)。
如上文参考图7和图9所述并且如图15中进一步所示，半导体装置可以是细长结构。也就是说，半导体装置在第二水平方向z中的长度s2与半导体装置在第一水平方向x中的宽度w3相比更大。如上文所述，半导体装置在第二水平方向z中的长度s2可以处于50μm和1500μm之间，可以处于100μm和1500μm之间，或者可以处于500μm和1500μm之间，例如，可以是1000μm。底切部一般沿半导体装置的整个长度s2形成于相对侧上。在形成底切部之后并且在利用第一材料150填充底切部之前，第二半导体层140在与底切部相邻的那些区域中包括独立式结构(参见图11B和图11C)。处于该中间状态下的半导体装置具有类似于桌子的结构。然而，第二半导体层140的厚度是相当小的，如上文联系图11A所述。例如，第二半导体层140可以具有200nm、300nm、500nm或者可高达1μm的厚度d2。例如，第二半导体层140的被布置为与底切部相邻的伸出区域可以具有大约4.5μm的长度w4。换言之，底切部在第一水平方向x中的最大深度w4可以约为4.5μm。然而，其它深度w4也是可能的。第二半导体层140的(例如)大约200nm到大约1μm的不同厚度d2以及底切部的大约4.5μm的最大深度w4带来了大约4到22的有限深宽比(w4/d2＝4.5μm/200……1000nm)(参见例如图16)。对于第二半导体层140的不同厚度以及底切部的不同最大深度w4而言，其它深宽比也是可能的。对于很多应用而言，这样的有限深宽比是可容忍的。然而，在具有形成于第一半导体层120和第二半导体层140之间的底切部的该中间状态下，半导体装置可能是机械不稳定的。例如，结构的机械稳定性可能受到湿法蚀刻工艺的不利影响或者可能在干燥工序期间受到不利影响。由于相邻结构之间的毛细作用力的原因，例如，第二半导体层140的伸出区域可能粘到支撑层130或者第一半导体层120。还存在很高的在第二半导体层140中、尤其是在被布置为与底切部相邻的那些区域中形成裂缝的风险。因此，有提高的缺陷计数的风险，而且成品率损失也可能高。
为了提高半导体装置的机械稳定性，半导体装置可以包括至少一个支撑结构132。至少一个支撑结构132可以由支撑层130的部分形成。例如，支撑层130可以包括从第二半导体层140下沿第一水平方向伸出的区段，所述伸出区段形成了至少一个支撑结构132。在图15中示意性的示出了具有支撑结构132的半导体装置。半导体装置可以包括沿支撑结构的长度s2布置的一个支撑结构132。然而，在其它实施例中，可以沿半导体装置的长度s2布置两个或更多支撑结构132。支撑结构132的数量可以取决于半导体装置的长度s2。因此，支撑层130可以在底切部形成于第一半导体层120和第二半导体层140之间的那些区域中具有第一最低宽度w7(w7＝(w3–2*w4)，参见图9和图16A)，并且可以在形成支撑结构132的位置具有第二宽度w5(w5＝w3+2*w6，参见图16B)。例如，第二宽度w5可以是22μm或更高。例如，支撑层130的伸出部分可以具有大约4.5μm的宽度w6。例如，至少一个支撑结构132可以具有大约9μm的幅宽s3。
图16A示意性地示出了图15所示的截面平面E-E中的半导体装置的截面图，其处于底切部形成于第一半导体层120和第二半导体层140之间的区域中。图16A基本上对应于上文联系图3已经全面描述的结构。图16B示意性地示出了图15所示的截面平面E’-E’中的半导体装置的截面图，其处于形成支撑结构132的区域中。该区域中的支撑层130从第二半导体层140之下伸出。也就是说，在半导体装置的该区段中未形成底切部。因此，在支撑结构132的区域中，第一半导体层120和第二半导体层140之间的热导率低。因此，根据一个示例，在第二半导体层140的被布置为与至少一个支撑结构132之一相邻的区段中可以不形成传感器器件。
形成至少一个支撑结构132不需要附加的蚀刻工艺。至少一个支撑结构132可以是在用于形成底切部的同一蚀刻工艺期间形成的。通过图17和图18对此给出了示例性图示。参考图18A，掩模层190可以被局部布置在第二半导体层140上以及支撑层130的部分上。然而，在第二半导体层140的部分上布置掩模层190是任选的。第二半导体层140本身可以在蚀刻工艺期间起着掩模层的作用。因此，仅在支撑层130的与第二半导体层140相邻的部分上布置掩模层190将是足够的。图18A示意性地示出了图15所示的截面平面E’-E’中的半导体装置的截面图。图17A示出了图15所示的截面平面E-E中的半导体装置的截面图。图17A对应于上文已经描述的图11A，并且示出了在将形成底切部的那些区域中进行蚀刻工艺之前的半导体装置。在下述蚀刻工艺期间，在半导体结构的未被掩模层190覆盖的那些区域中形成底切部(参见图17B)。然而，如图18B示意性所示，在将掩模层190布置在支撑层130上的那些区段中，不在第一半导体层120和第二半导体层140之间形成底切部。在蚀刻工艺期间，将在第一半导体层120和掩模层190之间形成底切部，如图18B所示。然而，当在完成蚀刻工艺之后去除掩模层190时，第一半导体层120和掩模层190之间的底切部自然被去除，并且支撑层130的伸出区域保留下来以形成支撑结构132，如图18C所示。
现在参考图19A，示意性地示出了示例性半导体器件。半导体器件包括半导体主体100和晶体管器件。半导体主体100包括第一半导体层120。晶体管器件包括多个晶体管单元。例如，晶体管器件可以包括所谓的超结器件。图19A所示的晶体管器件基本上对应于上文已经联系图6和图8所述的晶体管器件。在图19所示的示例中，晶体管器件分别布置在半导体主体100或者第一半导体层120的第一区段中，其中，第一区段形成了半导体主体100或第一半导体层120的有源区。在该有源区中，半导体器件包括具有栅极电极33的至少一个工作晶体管单元，栅极电极33通过栅极电介质34与主体区32介电绝缘。主体区32是半导体主体100的有源区中的掺杂半导体区。在图19A所示的示例中，栅极电极33布置在半导体主体100的第一表面101上方。
图19A所示的晶体管器件还包括漂移区35。漂移区35与至少一个晶体管单元的主体区32邻接并且与主体区32形成pn结。漂移区35布置在至少一个晶体管单元的主体区32和漏极区36之间。漏极区36可以与漂移区35邻接(如所示)。根据另一示例(未示出)，具有与漂移区35相同的掺杂类型但是比漂移区35更高度掺杂的场停止区被布置在漂移区35和漏极区36之间。此外，晶体管器件包括至少一个补偿区38，补偿区38的掺杂类型与漂移区35的掺杂类型互补。根据一个示例，至少一个补偿区38与至少一个晶体管单元的主体区32邻接。根据一个示例，晶体管器件包括多个晶体管单元，并且每个晶体管单元包括与相应晶体管单元的主体区32邻接的补偿区38。在半导体主体100/第一半导体层120的垂直方向y(其为与第一表面101垂直的方向)中，至少一个补偿区38朝漏极区36延伸。根据一个示例(未示出)，补偿区38与漏极区36间隔开，使得在补偿区38和漏极区36之间存在漂移区35的区段或者缓冲区。例如，这样的缓冲区可以具有与漂移区35相同的掺杂类型，但是比漂移区35更高度掺杂。根据另一示例，补偿区与漏极区36邻接(参考图19A)。
半导体器件还包括传感器结构，其中，传感器结构形成于第二半导体层140中或上。第二半导体层140在半导体主体100的垂直方向y中分别布置在第一半导体层120或漂移区35上方，并且通过栅极电介质34与第一半导体层120/漂移区35介电绝缘。此外，上文已经联系图6解释的注入区带124可以分别形成于第二半导体层140下方的栅极电介质34与第一半导体层120或漂移区35之间。第二半导体层140可以通过第五接触插塞424电耦合至源极电极41，并且通过第四接触插塞44电耦合至传感器电极43。具有传感器结构的第二半导体层140至少部分地布置在半导体主体100的有源区中。
具有布置在其中或其上的传感器器件的第二半导体层140可以完全布置在半导体主体100的有源区中，如图19所示。然而，这只是示例。替代地，第二半导体层140可以完全布置在半导体主体100的无源区上。根据另一示例，第二半导体层140可以部分地布置在有源区上，并且部分地布置在无源区上。半导体主体100的无源区可以是不包括形成发挥作用(工作)的晶体管单元所需的所有有源部件(例如，有源部件是栅极氧化物、源极区31、主体区32、栅极电极33或漏极区36)的区域。此外，无源区可以包括场氧化物而非栅极氧化物。例如，无源区可以是与半导体主体100的水平边缘相邻的区域(边缘区)。
现在参考图19B，传感器器件可以包括至少一个pn结。在图19B仅对至少一个pn结给出了非常粗略的指示。每个pn结可以形成于第一结区143和邻接的第二结区144之间(第一和第二结区在图19B中未明确示出)。如上文已经描述的，至少一个pn结可以形成至少一个二极管的串联连接。如上文已经进一步描述的，在两个或者更多相继pn结的链中，可能在第一pn结的第一结区与邻接的pn结的第二结区之间形成附加的pn结。如上文联系图7和图8已经描述的，可以通过分流元件70对这样的附加pn结进行分流或阻止。在图19B中，仅示意性地指示了分流元件70。这样的分流元件70和相应的附加分流层(图19B未明确示出)的布置和功能可以与上文联系图7和图8所述的布置和功能类似。

Claims (34)

1.一种方法，包括：
使用蚀刻工艺部分地去除布置在第一半导体层(120)和第二半导体层(140)之间的支撑层(130)，由此在所述第一半导体层(120)和所述第二半导体层(140)之间形成至少一个底切部；
利用具有比所述支撑层(130)高的热导率(λ2)的第一材料(150)至少部分地填充所述至少一个底切部；以及
在所述第二半导体层(140)中或上形成传感器器件(20)。
2.根据权利要求1所述的方法，其中，至少部分地填充所述至少一个底切部包括：
在所述第一半导体层(120)的暴露表面上和所述支撑层(130)的暴露表面上形成所述第一材料(150)的层；以及
在未被布置在所述至少一个底切部内的这种区域中去除所述第一材料(150)。
3.根据权利要求1或2所述的方法，还包括：
在所述第二半导体层(140)中形成沟槽(160)，其中，所述沟槽从所述第二半导体层(140)的顶表面延伸到所述第二半导体层(140)的相对的底表面。
4.根据权利要求3所述的方法，还包括：
利用第二材料(162)填充所述沟槽(160)，所述第二材料具有的热导率低于所述第二半导体层(140)的热导率。
5.根据权利要求1到4中的任何一项所述的方法，其中，在所述第二半导体层(140)中形成传感器器件(20)包括：
在所述第二半导体层(140)内形成至少一个pn结。
6.根据前述权利要求中的任何一项所述的方法，其中，所述第二半导体层(140)在用于部分地去除所述支撑层(130)的所述蚀刻工艺期间起着保护层的作用。
7.根据权利要求6所述的方法，还包括：
在部分地去除所述支撑层(130)之前，形成与所述支撑层(130)的至少一个区段邻接的掩模层(190)，其中，所述掩模层(190)被配置为防止在所述至少一个区段中在所述第一半导体层(120)和所述第二半导体层(140)之间形成底切部。
8.根据权利要求7所述的方法，还包括：
在完成了用于部分地去除所述支撑层(130)的所述蚀刻工艺时，去除所述掩模层(190)。
9.一种半导体装置，包括：
布置于第一半导体层(120)和第二半导体层(140)之间的支撑层(130)，其中，所述支撑层(130)具有第一热导率(λ1)；
由第一材料(150)形成的至少一个第一区域，其中，所述至少一个第一区域形成于所述第一半导体层(120)和所述第二半导体层(140)之间并且与所述支撑层(130)相邻，并且其中，所述第一材料(150)具有高于所述第一热导率(λ1)的第二热导率(λ2)；以及
形成于所述第二半导体层(140)中或上的传感器器件(20)。
10.根据权利要求9所述的半导体装置，其中，所述传感器器件(20)包括至少一个pn结。
11.根据权利要求9或10所述的半导体装置，其中，所述支撑层(130)包括从所述第二半导体层(140)之下伸出的区段。
12.根据权利要求9到11中的任何一项所述的半导体装置，还包括：
布置在所述第一半导体层(120)和所述第一材料(150)之间的第一绝缘层(122)；以及
布置在所述第二半导体层(140)和所述第一材料(150)之间的第二绝缘层(142)。
13.根据权利要求12所述的半导体装置，其中，所述第二绝缘层(142)被进一步布置在所述第二半导体层(140)的未被所述支撑层(130)覆盖的表面上。
14.根据权利要求9到13中的任何一项所述的半导体装置，还包括晶体管器件，所述晶体管器件包括至少一个栅极电极(33)以及多个晶体管单元，每个晶体管单元包括形成于所述第一半导体层(120)中的源极区(31)和主体区(32)，其中
所述主体区(32)从所述第一半导体层(120)的第一表面(101)延伸到所述第一半导体层(120)中，并且通过栅极电介质(34)与所述至少一个栅极电极(33)介电绝缘。
15.根据权利要求14所述的半导体装置，其中，
每个晶体管单元的所述源极区(31)和所述主体区(32)电连接至形成所述晶体管器件的源极节点(S)的第一金属化部(41)；并且
所述第二半导体层(140)电连接至所述第一金属化部(41)。
16.根据权利要求15所述的半导体装置，其中，所述第二半导体层(140)进一步电连接至形成有源传感器焊盘(ASP)的第二金属化部(43)。
17.根据权利要求16所述的半导体装置，还包括布置在所述第一半导体层(120)的所述第一表面(101)上的第三绝缘层(51)，其中，所述第三绝缘层(51)进一步布置在所述第二金属化部(43)和所述第一半导体层(120)之间。
18.根据权利要求17所述的半导体装置，其中，所述多个晶体管单元的至少其中之一布置在所述第一半导体层(120)的布置在所述第二金属化部(43)下方的区段中。
19.根据权利要求15到18中的任何一项所述的半导体装置，其中，所述传感器器件(20)包括处于所述第二半导体层(140)内的至少一个二极管(20n)。
20.根据权利要求19所述的半导体装置，其中，
所述第一金属化部(41)电连接至所述至少一个二极管(20n)之一的阴极；并且
形成传感器焊盘(ASP)的所述第二金属化部(43)电连接至所述至少一个二极管(20n)之一的阳极。
21.根据权利要求14到20中的任何一项所述的半导体装置，其中，所述传感器器件至少部分地布置在所述晶体管器件的有源区中，或者至少部分地布置在所述晶体管器件的无源区中。
22.根据权利要求9到21中的任何一项所述的半导体装置，其中，
所述第二半导体层(140)在所述半导体主体(100)的第一水平方向(x)中具有第一宽度(w3)，并且在所述半导体主体(100)的第二水平方向(z)中具有第一长度(s2)，所述第一水平方向(x)垂直于所述第二水平方向(z)；
所述第一宽度(w3)处于10μm和200μm之间；并且
所述第一长度(s2)处于10μm和1500μm之间。
23.根据权利要求9到22中的任何一项所述的半导体装置，其中，所述第二半导体层(140)包括传感器区域(1401)和其余区域(1402)，其中，所述传感器器件(20)至少部分地形成于所述传感器区域(1401)中，并且其中，所述半导体装置还包括被配置为在所述传感器区域(1401)和所述其余区域(1402)之间提供热绝缘的第二材料(162)的层。
24.根据权利要求10到23中的任何一项所述的半导体装置，其中，
所述至少一个pn结中的每者包括具有第一掺杂类型的第一结区(143)和具有与所述第一掺杂类型互补的第二掺杂类型的第二结区(144)；或者
所述至少一个pn结中的每者包括具有第一掺杂类型的第一结区(143)、具有与所述第一掺杂类型互补的第二掺杂类型的第二结区(144)、以及具有与所述第一结区(143)相同的掺杂类型但比所述第一结区(143)更高度掺杂的至少一个第三区域(145)，其中，所述至少一个第三区域(145)中的每者布置在第一pn结的所述第一结区(143)和相继pn结的所述第二结区(144)之间。
25.根据权利要求24所述的半导体装置，其中，
第一pn结的所述第一结区(143)和相继pn结的所述第二结区(144)形成至少一个附加反串联pn结；
所述半导体装置还包括至少一个分流元件(70)；
所述至少一个分流元件(70)中的每者与第一pn结的所述第一结区(143)以及相继pn结的邻接的第二结区(144)电接触；并且
所述至少一个分流元件(70)的每者被配置为对所述附加反串联pn结之一进行电分流。
26.根据权利要求24所述的半导体装置，其中，
第三区域(145)和邻接pn结的所述第二结区(144)形成至少一个附加反串联pn结；
所述半导体装置还包括至少一个分流元件(70)；
所述至少一个分流元件(70)中的每者与第一pn结的所述第三区域(145)以及相继pn结的所述第二结区(144)电接触；并且
所述至少一个分流元件(70)中的每者被配置为对所述附加反串联pn结之一进行电分流。
27.根据权利要求25或26所述的半导体装置，其中，所述至少一个分流元件(70)包括钨、高度掺杂的多晶硅、AlCu、或阻挡衬层。
28.根据权利要求25到27中的任何一项所述的半导体装置，其中，第四绝缘层(45)布置在所述至少一个分流元件(70)和所述传感器电极(43)之间，以便使所述至少一个分流元件(70)与所述传感器电极(43)介电绝缘。
29.一种半导体器件，包括：
包括第一半导体层(120)的半导体主体(100)；以及
包括至少一个栅极电极(33)和多个晶体管单元的晶体管器件，所述晶体管单元中的每者包括形成于所述第一半导体层(120)中的源极区(31)、主体区(32)和补偿区(38)，其中
所述主体区(32)从所述第一半导体层(120)的第一表面(101)延伸到所述第一半导体层(120)中并且通过栅极电介质(34)与所述至少一个栅极电极(33)介电绝缘；
所述补偿区(38)与所述主体区(32)邻接，并且从所述主体区(32)延伸到所述第一半导体层(120)中；
所述晶体管器件布置在所述半导体主体(100)的第一区段中，所述第一区段形成有源区；并且
所述半导体器件还包括布置在所述半导体主体(100)的有源区和/或无源区上的第二半导体层(140)、以及形成在所述第二半导体层(140)中或上的传感器器件(20)。
30.根据权利要求29所述的半导体器件，其中，所述第二半导体层(140)通过所述栅极电介质(34)与所述第一半导体层(120)介电绝缘。
31.根据权利要求29或30所述的半导体器件，其中，所述传感器器件(20)包括处于所述第二半导体层(140)内的至少一个pn结。
32.根据权利要求31所述的半导体器件，其中，
所述至少一个pn结中的每者包括具有第一掺杂类型的第一结区(143)和具有与所述第一掺杂类型互补的第二掺杂类型的第二结区(144)；或者
所述至少一个pn结中的每者包括具有第一掺杂类型的第一结区(143)、具有与所述第一掺杂类型互补的第二掺杂类型的第二结区(144)、以及具有与所述第一结区(143)相同的掺杂类型但是比所述第一结区(143)更高度掺杂的至少一个第三区域(145)，其中，所述至少一个第三区域(145)中的每者布置在第一pn结的所述第一结区(143)和相继pn结的所述第二结区(144)之间。
33.根据权利要求32所述的半导体器件，其中，
第一pn结的所述第一结区(143)和相继pn结的所述第二结区(144)形成至少一个附加反串联pn结；
所述半导体器件还包括至少一个分流元件(70)；
所述至少一个分流元件(70)中的每者与第一pn结的所述第一结区(143)以及相继pn结的邻接的第二结区(144)电接触；并且
所述至少一个分流元件(70)中的每者被配置为对所述附加反串联pn结之一进行电分流。
34.根据权利要求32所述的半导体器件，其中，
第三区域(145)和邻接的pn结的所述第二结区(144)形成至少一个附加反串联pn结；
所述半导体器件还包括至少一个分流元件(70)；
所述至少一个分流元件(70)中的每者与第一pn结的所述第三区域(145)以及相继pn结的所述第二结区(144)电接触；并且
所述至少一个分流元件(70)中的每者被配置为对所述附加反串联pn结之一进行电分流。
CN201910559552.9A 2018-06-26 2019-06-26 用于产生半导体装置的方法 Pending CN110648982A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE102018115326.0 2018-06-26
DE102018115326.0A DE102018115326B3 (de) 2018-06-26 2018-06-26 Halbleiteranordnung und verfahren zu deren herstellung

Publications (1)

Publication Number Publication Date
CN110648982A true CN110648982A (zh) 2020-01-03

Family

ID=68886483

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910559552.9A Pending CN110648982A (zh) 2018-06-26 2019-06-26 用于产生半导体装置的方法

Country Status (3)

Country Link
US (1) US10971620B2 (zh)
CN (1) CN110648982A (zh)
DE (1) DE102018115326B3 (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11579645B2 (en) * 2019-06-21 2023-02-14 Wolfspeed, Inc. Device design for short-circuitry protection circuitry within transistors
JP7343427B2 (ja) * 2020-03-16 2023-09-12 株式会社東芝 半導体装置
CN113742795A (zh) 2020-05-27 2021-12-03 台湾积体电路制造股份有限公司 对集成电路中的半导体存储器的安全级别进行认证的方法
EP3958325A1 (en) * 2020-08-18 2022-02-23 Infineon Technologies Austria AG Semiconductor device

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6460411B1 (en) * 1997-02-14 2002-10-08 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Flow sensor component
DE10063991B4 (de) * 2000-12-21 2005-06-02 Infineon Technologies Ag Verfahren zur Herstellung von mikromechanischen Bauelementen
US6511915B2 (en) * 2001-03-26 2003-01-28 Boston Microsystems, Inc. Electrochemical etching process
JP2011171815A (ja) * 2010-02-16 2011-09-01 Panasonic Corp 圧力波発生素子及びそれを搭載したデバイス
US20130050166A1 (en) * 2011-08-24 2013-02-28 Qualcomm Mems Technologies, Inc. Silicide gap thin film transistor
US9382111B2 (en) * 2014-06-26 2016-07-05 Infineon Technologies Dresden Gmbh Micromechanical system and method for manufacturing a micromechanical system
DE102015106707A1 (de) * 2015-04-30 2016-11-03 Infineon Technologies Austria Ag Halbleiterbauelemente und Verfahren zum Bilden eines Halbleiterbauelements
DE102016104968B3 (de) 2016-03-17 2017-07-27 Infineon Technologies Ag Verfahren zum herstellen von halbleitervorrichtungen mit transistorzellen, halbleitervorrichtung und mikroelektromechanische vorrichtung
GB2558896B (en) * 2017-01-17 2019-10-09 Cambridge Entpr Ltd A single membane flow-pressure sensing device
DE212018000072U1 (de) * 2017-04-24 2019-04-05 Rohm Co., Ltd. Elektronische Komponente und Halbleitervorrichtung

Also Published As

Publication number Publication date
US10971620B2 (en) 2021-04-06
DE102018115326B3 (de) 2020-01-02
US20190393334A1 (en) 2019-12-26

Similar Documents

Publication Publication Date Title
US10971620B2 (en) Method for producing a semiconductor arrangement
US10541327B2 (en) Semiconductor device comprising a trench structure
CN103187442B (zh) 集成异质结半导体器件和用于生产该半导体器件的方法
US11302781B2 (en) Semiconductor device having an electrostatic discharge protection structure
CN104347424B (zh) 具有单元沟槽结构和接触点的半导体器件及其制造方法
JP4620889B2 (ja) 電力用半導体装置
US9343381B2 (en) Semiconductor component with integrated crack sensor and method for detecting a crack in a semiconductor component
US9123559B2 (en) Method for producing a semiconductor component
US10483383B2 (en) Semiconductor device including a gate contact structure
CN107195628B (zh) 半导体器件
US6373100B1 (en) Semiconductor device and method for fabricating the same
US9761550B2 (en) Power semiconductor device with a double metal contact and related method
CN105470255A (zh) 半导体器件及其制造方法
EP3743941A1 (en) Integrated trench capacitor formed in an epitaxial layer
CN105609487B (zh) 半导体器件和绝缘栅双极晶体管
US8018018B2 (en) Temperature sensing device
CN109698231A (zh) 半导体器件和制造方法
CN109449154B (zh) 一种防护芯片及其制备方法
US7919830B2 (en) Method and structure for ballast resistor
CN114078798A (zh) 包括接合焊盘金属层结构的半导体器件
KR102321273B1 (ko) 전력 반도체 소자 및 그 제조방법
EP3958325A1 (en) Semiconductor device
US20240178092A1 (en) Sic-based electronic device with multilayer and multifunctional passivation, and method of manufacturing the electronic device
US11424358B2 (en) Semiconductor device with sensor for crack detection
CN112768503B (zh) Igbt芯片、其制造方法及功率模块

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination