CN110634858A - 用于工艺中充电控制的植入衬底接触部 - Google Patents

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Abstract

公开了一种衬底接触二极管。该衬底接触二极管包括衬底中的第一类型衬底植入物抽头、在衬底上的外延层中的第二类型外延植入物以及第二类型外延植入物上方的第一类型外延区。接触电极从该第一类型外延区的顶部向上延伸到包围该接触电极的层间电介质的表面。

Description

用于工艺中充电控制的植入衬底接触部
技术领域
本公开的实施例涉及工艺中(in-process)充电控制，以及具体来说涉及用于工艺中充电控制的衬底接触部。
背景技术
在Si衬底上实现的GaN技术对于因用于高频射频(RF)应用的GaN材料系统和高电阻率Si衬底的半绝缘性质引起的工艺中充电/电弧放电敏感。对于充电保护的常规方式依靠深的且大面积的硅接触分流部（shunt）。
常规解决方案的缺点是创建深的且大面积的衬底连接中涉及的工艺复杂度。另外，常规解决方案的实现中涉及的地形需要（topographical imperative）限制缩放，因为大远离极限（large keep-away limit）必须被保持以减轻与周围电路系统的密度交互。对于高度缩放的RF前端技术，这个面积损失能够是产品管芯面积的相当大的一部分。
附图说明
图1是包括按照先前方式的衬底接触分流部的半导体结构的截面的图示。
图2A是按照实施例的、包括衬底接触二极管的半导体结构的截面的图示。
图2B是按照实施例的、能够用作充电保护装置的衬底接触二极管的图示。
图2C是按照实施例的、能够用作充电保护装置的衬底接触二极管的图示。
图3A-3G是按照实施例的、制作期间的衬底接触二极管的截面的图示。
图4图示依照实施例的一个实现的计算装置。
图5图示包括一个或多个实施例的插入器（interposer）。
具体实施方式
描述了用于工艺中衬底充电控制的植入接触部。应当领会，虽然本文中参照示例来描述实施例，但是本公开更一般地可适用于其他实现。在以下描述中，阐述了诸如具体集成和材料体系之类的许多具体细节以便提供对本公开的实施例的透彻了解。对本领域技术人员将明显的是，在没有这些具体细节的情况下也可实施本公开的实施例。在其他实例中，没有详细描述诸如集成电路设计布局之类的众所周知的特征，以免不必要地模糊本公开的实施例。此外，要领会，图中所示的各种实施例是说明性表示，而不一定按比例绘制。
某些术语还可以在以下描述中仅用于参考的目的，并且因此不旨在为限制性的。例如，诸如“上”、“下”、“在上方”和“在下方”之类的术语表示在附图中参考的方向。诸如“前面”、“背面”、“后面”和“侧面”之类的术语描述组件的各部分在一致但任意参考系内的定向和/或位置，这通过参考文本和描述讨论中的组件的相关联的附图而变得清楚。这类术语可以包括在上面特别地提及的单词、其派生词和类似引入的单词。
对于工艺中充电控制的先前方式的缺点是创建深的且大面积的衬底连接中涉及的复杂度。另外，先前解决方案的实现中涉及的地形考虑因素例如因必须被保持以减轻与周围电路系统的密度交互的大远离极限而限制缩放。对于高度缩放的RF前端技术，这个面积损失能够是产品管芯面积的相当大的一部分。在本文中公开了解决这类方式的缺点的工艺和装置。作为所公开的工艺的部分，代替深的、大面积的衬底连接，深植入物用来将工艺中衬底充电控制结构连接到衬底。通过使用植入物而不是蚀刻和金属填充工艺组件，能够避免使用先前方式所遭遇的成本和面积损失。
图1是包括先前方式的衬底接触分流部的半导体结构100的截面的图示。图1示出衬底101、外延层103、源极105、源极接触部107、漏极109、漏极接触部111、半导体113、半导体114、绝缘体115、绝缘体116、侧壁隔离物117、栅极119和衬底接触部121。在图1的方式中，用来形成衬底101、外延层103、源极105、源极接触部107、漏极109、漏极接触部111、半导体113、半导体114、绝缘体115、绝缘体116、侧壁隔离物117、栅极119和衬底接触部121的材料能够是常规的。
参照图1，衬底接触部121经过绝缘体116、绝缘体115、绝缘体113和外延层103从半导体结构100的表面向下延伸到衬底101。在图1中，硅衬底101上的氮化镓外延层103用于高频RF应用。高电阻率硅衬底101上的氮化镓外延层103的半绝缘特性使半导体结构100对充电和/或电弧放电敏感。在图1的方式中，衬底接触部121用来将由工艺中充电和/或电弧放电所生成的电流的高放电(其能够引起对半导体结构100和/或用来形成半导体结构100的制作工具的损坏)接地。
图1方式的缺点包括创建深的且大面积的衬底接触部121中涉及的工艺复杂度。例如，在图1中，用来形成衬底接触部121的工艺要求经过外延层103的主体的深氮化镓蚀刻，以便接触衬底101。在氮化镓中创建多微米深的、高纵横比蚀刻是具有挑战性的。金属填充和平面化操作要求集成到晶体管制作工艺中而没有影响功能电路系统。
例如，衬底接触部121的制作工艺与晶体管100a的制作工艺的集成要求对于大远离极限(在半导体结构100的衬底接触部121与其他电路系统之间必须保持的距离)的坚持（adherence），以减轻与周围电路系统的密度交互。这些距离迫使（exact）严重面积损失。特别地，远离面积能够涉及产品的管芯面积的相当大的一部分，并且因而对高度缩放的RF前端应用能够是禁止的。因此，涉及将衬底接触部121与晶体管100a集成的地形考虑因素限制在图1方式中的缩放可能性。
图2A是按照实施例的、包括衬底接触二极管的半导体结构200的截面的图示。图2示出衬底201、外延层203、源极205、源极接触部207、漏极209、漏极接触部211、半导体213、半导体214、绝缘体215、绝缘体216、侧壁隔离物217、栅极219和衬底接触二极管221。
参照图2A，外延层203在衬底201上方形成。半导体213在外延层203上方形成。半导体214在半导体213上方形成，并且与栅极219的侧面相邻。栅极219在半导体213上方形成，并且通过侧壁隔离物217托住。源极205在沟槽中形成，该沟槽在外延层203中形成，并且在外延层203的表面上方延伸。源极接触部207在源极205上方形成。漏极209在沟槽中形成，该沟槽在外延层203中形成，并且在外延层203的表面上方延伸。漏极接触部211在漏极209上方形成。侧壁隔离物217与栅极219的侧壁相邻地形成。衬底接触二极管221经过绝缘体216、绝缘体215、半导体213和外延层203从半导体结构200的表面延伸到衬底201中。
在实施例中，衬底201能够由硅来形成。在其他实施例中，衬底201能够由其他材料来形成。在实施例中，外延层203能够由氮化镓来形成。在其他实施例中，外延层能够由其他材料来形成。在实施例中，源极205能够由氮化铟镓来形成。在其他实施例中，源极205能够由其他材料来形成。在实施例中，源极接触部207能够由Al、Ti、TiAl、TiAlN、Ta和TaN来形成。在其他实施例中，源极接触部207能够由其他材料来形成。在实施例中，漏极209能够由氮化铟镓来形成。在其他实施例中，漏极209能够由其他材料来形成。在实施例中，漏极接触部211能够由Al、Ti、TiAl、TiAlN、Ta和TaN来形成。在其他实施例中，漏极接触部211能够由其他材料来形成。在实施例中，半导体213能够由氮化铝来形成。在其他实施例中，半导体213能够由其他材料来形成。在实施例中，半导体214能够由氮化铟铝来形成。在其他实施例中，半导体214能够由其他材料来形成。在实施例中，绝缘体215能够由氧化物来形成。在其他实施例中，绝缘体215能够由其他材料来形成。在实施例中，绝缘体216能够由氧化物来形成。在其他实施例中，绝缘体216能够由其他材料来形成。在实施例中，侧壁隔离物217能够由氮化物来形成。在其他实施例中，侧壁隔离物217能够由其他材料来形成。在实施例中，栅极219能够由诸如Al、Ti、TiAl、TiAlN、Ta和TaN之类的材料来形成。在其他实施例中，栅极219能够由其他材料来形成。
在实施例中，绝缘体215和绝缘体216能够为50 nm至500 nm厚。在实施例中，绝缘体215和绝缘体216能够具有其他厚度。在实施例中，外延层203能够为500 nm至5 μm厚。在实施例中，外延层203能够具有其他厚度。在实施例中，衬底201能够为500至1000 μm厚。在其他实施例中，衬底201能够具有其他厚度。
参照图2B描述衬底接触二极管221的材料结构和组成。参照图2B，衬底接触二极管221包括接触部231、第一n+区233、植入n-区235以及植入n+衬底抽头（substrate tap）237。接触部231在第一n+区233上方形成。第一n+区233在植入n-区235上方形成。植入n-区235在植入n+衬底抽头237上方形成。在实施例中，第一n+区233是外延区。在实施例中，植入n-区235能够由硅来形成。在其他实施例中，植入n-区235能够由其他材料来形成。在实施例中，植入n+衬底抽头237能够由磷来形成。在其他实施例中，植入n+衬底抽头237能够由其他材料来形成。图2C是按照实施例的另一个示例衬底接触二极管241的图示。
参照图2C，衬底二极管241包括接触部251、第一n+区253、植入n-区255、植入n+衬底抽头257和植入p-阱259。接触部251在第一n+区253上方形成。第一n+区253在植入n-区255上方形成。植入n-区255在植入n+衬底抽头257上方形成。植入n+衬底抽头257在植入p-阱259中形成。在实施例中，植入物深度的范围能够从数纳米至10微米。在其他实施例中，能够使用其他植入物深度。
衬底接触二极管221和衬底接触二极管241利用深植入物来将接触结构231和接触结构251连接到硅衬底201。植入物而不是蚀刻和填充工艺的使用实现避免使用先前方式所遭遇的成本和面积损失。另外，降低工艺复杂度，并且实现工艺中电荷结构和保护环的更进取横向缩放。
再次参照图2A，在操作中，在半导体结构200的制作期间，诸如半导体结构200的表面与半导体结构200的其他部分之间的电势差之类的条件能够引起电荷的积聚和/或引起（induce）电流的大放电，其能够导致半导体结构200的部分之间的电弧放电。在实施例中，衬底接触二极管221使在半导体制造厂中（in-fab）的等离子体工艺期间积聚的电荷能够安全地排放。特别地，衬底接触二极管221创建从源极接触部211或漏极接触部207到衬底201的导电通道。在实施例中，单个植入物或交错植入物能够用来创建有效导电通路。应当领会，N+植入物237能够在外延层203或缓冲层的生长之前形成，以便提供更有效的衬底接触，进一步改进电荷排放。
图3A-3G是按照实施例的、制作期间的半导体衬底接触二极管的截面的图示。
参照图3A，一个或多个操作作为外延层303在衬底301上的形成的组成部分来执行。在实施例中，衬底能够由硅来形成。在其他实施例中，衬底301能够由其他材料来形成。在实施例中，外延层303能够由氮化镓来形成。在其他实施例中，外延层303能够由其他材料来形成。
参照图3B，在产生图3A中所示的截面的一个或多个操作之后，n+外延材料被生长并且图案化，以形成n+外延区307。层间介电层305在衬底301上方形成。
参照图3C，在产生图3B中所示的截面的一个或多个操作之后，抗蚀剂309在层间介电层305上形成，以及形成植入窗口311。此后，n-型植入物经过窗口植入到外延层303(例如氮化镓)中。在实施例中，n-型植入物能够是硅n型植入物。在其他实施例中，n-型植入物能够由其他材料来形成。
参照图3D，在产生图3C中所示的截面的一个或多个操作之后，n+型植入物在硅衬底301中形成。在实施例中，n+型植入物能够是n+型磷植入物。在其他实施例中，n+型植入物能够由其他材料来形成。
参照图3E，在产生图3D中所示的截面的一个或多个操作之后，p-型阱植入物在硅衬底中形成。p-型阱植入物包围衬底植入物。在实施例中，p-阱植入物能够由硼植入物来形成。在其他实施例中，p-型阱植入物能够由其他材料来形成。
参照图3F，在产生图3E中所示的截面的一个或多个操作之后，执行ILD填充317和平面化。
参照图3G，在产生图3F中所示的截面的一个或多个操作之后，对半导体结构300的表面执行接触部图案化，并且蚀刻接触部沟槽。随后，沟槽填充有导电材料319，以及半导体结构300的表面为了平面化目的而经过表面抛光。在其他实施例中，表面能够使用其他技术来平面化。
本发明的实施例的实现可在诸如半导体衬底之类的衬底上形成或执行。在一个实现中，半导体衬底可以是使用体硅或绝缘体上硅子结构所形成的结晶衬底。在其他实现中，半导体衬底可使用替代材料来形成，所述替代材料可以或者可以不与硅相结合，其包括但不限于锗、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓、砷化铟镓、锑化镓或者III-V族或IV族材料的其他组合。虽然这里描述由其可形成衬底的材料的几个示例，但是可用作在其上可构建半导体装置的基础的任何材料落入本发明的精神和范围之内。
可在衬底上制作多个晶体管，例如金属氧化物半导体场效应晶体管(MOSFET或者简称MOS晶体管)。在本发明的各种实现中，MOS晶体管可以是平面晶体管、非平面晶体管或者两者的组合。非平面晶体管包括诸如双栅极晶体管和三栅极晶体管之类的FinFET晶体管以及诸如纳米带和纳米线晶体管之类的环绕（wrap-around）或全绕（all-around）晶体管。虽然本文中所述的实现可能仅图示平面晶体管，但是应当注意，本发明也可使用非平面晶体管来执行。
每个MOS晶体管包括栅极叠层，所述栅极叠层由至少两个层来形成，所述两个层是栅极介电层和栅极电极层。栅极介电层可包括一层或者层的叠层。一个或多个层可包括氧化硅、二氧化硅(SiO2)和/或高k介电材料。高k介电材料可包括诸如铪、硅、氧、钛、钽、镧、铝、锆、钡、锶、钇、铅、钪、铌和锌之类的元素。可用于栅极介电层中的高k材料的示例包括但不限于氧化铪、氧化铪硅、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽和铌锌酸铅。在一些实施例中，退火工艺可对栅极介电层执行，以改进它在使用高k材料时的质量。
栅极电极层在栅极介电层上形成，并且可由至少一个P-型功函数金属或N-型功函数金属来组成，这取决于晶体管是PMOS还是NMOS晶体管。在一些实现中，栅极电极层可由两个或更多金属层的叠层来组成，其中一个或多个金属层是功函数金属层，而至少一个金属层是填充金属层。
对于PMOS晶体管，可用于栅极电极的金属包括但不限于钌、钯、铂、钴、镍和导电金属氧化物(例如氧化钌)。P-型金属层将实现具有在大约4.9 eV与大约5.2 eV之间的功函数的PMOS栅极电极的形成。对于NMOS晶体管，可用于栅极电极的金属包括但不限于铪、锆、钛、钽、铝、这些金属的合金以及这些金属的碳化物(例如碳化铪、碳化锆、碳化钛、碳化钽和碳化铝)。N-型金属层将实现具有在大约3.9 eV与大约4.2 eV之间的功函数的NMOS栅极电极的形成。
在一些实现中，栅极电极可由“U”形结构来组成，所述“U”形结构包括与衬底表面基本上平行的底部部分以及与衬底的顶部表面基本上垂直的两个侧壁部分。在另一个实现中，形成栅极电极的金属层中的至少一个可以只是平面层，所述平面层与衬底的顶部表面基本上平行，并且不包括与衬底的顶部表面基本上垂直的侧壁部分。在本发明的其他实现中，栅极电极可由U形结构和平面的非U形结构的组合来组成。例如，栅极电极可由一个或多个U形金属层来组成，所述一个或多个U形金属层在一个或多个平面的非U形层的顶部形成。
在本发明的一些实现中，一对侧壁隔离物可在栅极叠层的相反侧上形成，所述一对侧壁隔离物托住栅极叠层。侧壁隔离物可由诸如氮化硅、氧化硅、碳化硅、掺杂有碳的氮化硅和氧氮化硅之类的材料来形成。用于形成侧壁隔离物的工艺在本领域中是众所周知的，并且一般包括沉积和蚀刻工艺步骤。在备选实现中，可使用多个隔离物对，例如二对、三对或四对侧壁隔离物可在栅极叠层的相反侧上形成。
如在本领域中是众所周知的，源极区和漏极区在衬底内与每个MOS晶体管的栅极叠层相邻地形成。源极区和漏极区一般使用植入/扩散工艺或蚀刻/沉积工艺来形成。在前面的工艺中，诸如硼、铝、锑、磷或砷之类的掺杂剂可离子植入到衬底中，以形成源极区和漏极区。激活掺杂剂并且使其进一步扩散到衬底中的退火工艺通常紧跟离子植入工艺。在后面的工艺中，衬底可首先被蚀刻，以便在源极区和漏极区的位置处形成凹部。然后可执行外延沉积工艺，以采用用来制作源极区和漏极区的材料来填充凹部。在一些实现中，源极区和漏极区可使用诸如硅锗或碳化硅之类的硅合金来制作。在一些实现中，外延沉积硅合金可采用诸如硼、砷或磷之类的掺杂剂在原位掺杂。在其他实施例中，源极区和漏极区可使用诸如锗或III-V族材料或者合金之类的一个或多个替代半导体材料来形成。并且在其他实施例中，金属和/或金属合金的一个或多个层可用来形成源极区和漏极区。
一个或多个层间电介质(ILD)沉积在MOS晶体管之上。ILD层可使用对于它们在集成电路结构中的适用性已知的介电材料（例如低k介电材料）来形成。可使用的介电材料的示例包括但不限于二氧化硅(SiO2)、碳掺杂氧化物(CDO)、氮化硅、诸如过氟化环丁烷或聚四氟乙烯之类的有机聚合物、氟硅酸盐玻璃(FSG)以及诸如硅倍半氧烷、硅氧烷或有机硅酸盐玻璃之类的有机硅酸盐。ILD层可包括孔或气隙，其用来进一步降低其介电常数。
图4图示依照本发明的一个实现的计算装置400。计算装置400容纳板402。板402可包括多个组件，其包括但不限于处理器404和至少一个通信芯片406。处理器404物理地和电地耦合到板402。在一些实现中，至少一个通信芯片406也物理地和电地耦合到板402。在其他实现中，通信芯片406是处理器404的组成部分。
取决于其应用，计算装置400可包括其他组件，其可以或者可以不物理地和电地耦合到板402。这些其他组件包括但不限于易失性存储器(例如DRAM)、非易失性存储器(例如ROM)、闪速存储器、图形处理器、数字信号处理器、密码处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统(GPS)装置、罗盘、加速计、陀螺仪、扬声器、照相装置和大容量存储装置(例如硬盘驱动器、紧致盘(CD)、数字通用光盘(DVD)等)。
通信芯片406实现用于来往于计算装置400传递数据的无线通信。术语“无线”及其派生词可用来描述可通过经由非固态介质使用调制电磁辐射来传递数据的电路、装置、系统、方法、技术、通信信道等。该术语并不是暗示关联装置不包含任何导线，尽管在一些实施例中它们可能不包含。通信芯片406可实现多种无线标准或协议的任一种，包括但不限于Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙及其派生物以及指定为3G、4G、5G和以上的任何其他无线协议。计算装置400可包括多个通信芯片406。例如，第一通信芯片406可专用于短程无线通信、例如Wi-Fi和蓝牙，以及第二通信芯片406可专用于长程无线通信、例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等。
计算装置400的处理器404包括封装在处理器404内的集成电路管芯。在本发明的一些实现中，处理器的集成电路管芯包括一个或多个装置，例如按照本发明的实现所构建的MOS-FET晶体管。术语“处理器”可表示处理来自寄存器和/或存储器的电子数据以将那个电子数据变换为可存储在寄存器和/或存储器中的其他电子数据的任何装置或者装置的一部分。
通信芯片406还包括封装在通信芯片406内的集成电路管芯。按照本发明的另一个实现，通信芯片的集成电路管芯包括一个或多个装置，例如按照本发明的实现所构建的MOS-FET晶体管。
在其他实现中，容纳在计算装置400内的另一个组件可包含集成电路管芯，其包括一个或多个装置，例如按照本发明的实现所构建的MOS-FET晶体管。
在各种实现中，计算装置400可以是膝上型电脑、上网本、笔记本、超级本、智能电话、平板电脑、个人数字助理(PDA)、超移动PC、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数码相机、便携式音乐播放器或者数字录像机。在其他实现中，计算装置400可以是处理数据的任何其他电子装置。
图5图示插入器500，其包括本发明的一个或多个实施例。插入器500是用来将第一衬底502桥接到第二衬底504的中间衬底。第一衬底502可以是例如集成电路管芯。第二衬底504可以是例如存储器模块、计算机主板或者另一个集成电路管芯。一般来说，插入器500的用途是要将连接扩展到更宽节距或者将连接重新布线到不同连接。例如，插入器500可将集成电路管芯耦合到球栅阵列(BGA) 506，其随后能够耦合到第二衬底504。在一些实施例中，第一和第二衬底502/504附连到插入器500的相反侧。在其他实施例中，第一和第二衬底502/504附连到插入器500的同一侧。并且在其他实施例中，三个或更多衬底通过插入器500来互连。
插入器500可由环氧树脂、玻璃纤维增强环氧树脂、陶瓷材料或诸如聚酰亚胺之类的聚合物材料来形成。在其他实现中，插入器可由交替刚性或柔性材料(其可包括以上所述的供半导体衬底中使用的相同材料，例如硅、锗和其他III-V族和IV族材料)来形成。
插入器可包括金属互连508和通孔510，包括但不限于硅通孔(TSV) 512。插入器500还可包括嵌入式装置514，包括无源和有源两种装置。这类装置包括但不限于电容器、去耦电容器、电阻器、电感器、熔丝、二极管、变压器、传感器和静电放电(ESD)装置。也可在插入器500上形成更复杂装置，例如射频(RF)装置、功率放大器、功率管理装置、天线、阵列、传感器和MEMS装置。按照本发明的实施例，在本文中所述的设备或工艺可用于插入器500的制作中。
本发明提供一组技术方案，如下：
技术方案1：一种衬底接触二极管，包括：
衬底中的第一类型衬底植入物抽头；
在所述衬底上形成的外延层中的第二类型外延植入物；
所述第二类型外延植入物上方的第一类型外延区；以及
接触电极，所述接触电极从所述第一类型外延区的顶部向上延伸到包围所述接触电极的层间电介质的表面。
技术方案2：如技术方案1所述的衬底接触二极管，还包括包围所述第一类型衬底植入物抽头的p-阱植入物。
技术方案3：如技术方案1所述的衬底接触二极管，其中所述衬底植入物抽头是n+型植入物。
技术方案4：如技术方案1所述的的衬底接触二极管，其中所述第二类型外延植入物是n-型植入物。
技术方案5：如技术方案1所述的衬底接触二极管，其中所述第一类型外延区是n+型区。
技术方案6：如技术方案1所述的衬底接触二极管，其中所述接触电极的宽度比所述第一类型外延区要窄。
技术方案7：如技术方案1所述的衬底接触二极管，其中功能电路系统按照到所述衬底接触部的预定近程来形成在所述衬底上。
技术方案8：一种半导体结构，包括：
半导体装置，包括：
半导体材料；
绝缘体材料；以及
金属材料，
衬底接触二极管，所述衬底接触二极管耦合到所述半导体装置，所述衬底接触二极管包括：
衬底中的第一类型衬底植入物抽头；
在所述衬底上形成的外延层中的第二类型外延植入物；
所述第二类型外延植入物上方的第一类型外延区；以及
接触电极，所述接触电极从所述第一类型外延区的顶部向上延伸到包围所述接触电极的层间电介质的表面。
技术方案9：如技术方案8所述的半导体结构，还包括包围所述第一类型衬底植入物抽头的p-阱植入物。
技术方案10：如技术方案8所述的半导体结构，其中所述衬底植入物抽头是n+型植入物。
技术方案11：如技术方案8所述的半导体结构，其中所述第一类型外延区是n+型区。
技术方案12：如技术方案8所述的半导体结构，其中所述第二类型外延植入物是n-型植入物。
技术方案13：如技术方案8所述的半导体结构，其中所述接触电极的宽度比所述第一类型外延区要窄。
技术方案14：如技术方案8所述的半导体结构，其中所述衬底接触部按照到所述半导体装置的预定近程来形成在所述衬底上。
技术方案15：一种方法，包括：
在衬底中形成第一类型衬底植入物抽头；
在所述衬底上形成的外延层中形成第二类型外延植入物；
在所述第二类型外延植入物上方形成第一类型外延区；以及
形成接触电极，所述接触电极从所述第一类型外延区的顶部向上延伸到包围所述接触电极的层间电介质的表面。
技术方案16：如技术方案15所述的方法，还包括包围所述第一类型衬底植入物抽头的p-阱植入物。
技术方案17：如技术方案15所述的方法，其中所述衬底植入物抽头是n+型植入物。
技术方案18：如技术方案15所述的方法，其中所述第二类型外延植入物是n-型植入物。
技术方案19：如技术方案15所述的方法，其中所述第一类型外延区是n+型区。
技术方案20：如技术方案15所述的方法，其中所述接触电极的宽度比所述第一类型外延区要窄。
尽管已经在上面描述了具体实施例，然而即使在相对于特定特征描述仅单个实施例的情况下，这些实施例也不旨在限制本公开的范围。除非另外陈述，否则本公开中提供的特征的示例旨在为说明性的而不是限制性的。以上描述旨在涵盖如对于受益于本公开的本领域的技术人员而言将显而易见的此类替代方案、修改和等同物。
本公开的范围包括(显式地或隐式地)本文中公开的任何特征或特征的组合，或其任何概括，而不论它是否减轻本文中解决的任何或所有问题。因此，可以在本申请(或要求其优先权的申请)的实行期间对特征的任何此类组合制定新权利要求。特别地，参考所附权利要求，来自从属权利要求的特征可以与独立权利要求的那些特征组合，并且可以以任何适当的方式而不仅仅按照所附权利要求中枚举的具体组合来组合来自相应的独立权利要求的特征。
以下示例涉及其他实施例。不同的实施例的各种特征可以与包括的一些特征和排除的其他特征不同地组合，以适合各种不同的应用。
示例实施例1：一种衬底接触二极管，所述衬底接触二极管包括衬底中的第一类型衬底植入物抽头、在所述衬底上形成的外延层中的第二类型外延植入物以及在所述第二类型外延植入物上方的第一类型外延区。接触电极从所述第一类型外延区的顶部向上延伸到包围接触部的层间电介质的表面。
示例实施例2：根据示例实施例1所述的衬底接触二极管，还包括包围所述第一类型衬底植入物抽头的p-阱植入物。
示例实施例3：根据示例实施例1所述的衬底接触二极管，其中所述衬底植入物抽头是n+型植入物。
示例实施例4：根据示例实施例1所述的衬底接触二极管，其中所述第二类型外延植入物是n-型植入物。
示例实施例5：根据示例实施例1所述的衬底接触二极管，其中所述第一类型外延区是n+型区。
示例实施例6：根据示例实施例1所述的衬底接触二极管，其中所述接触电极的宽度比所述第一类型外延区要窄。
示例实施例7：根据示例实施例1、2、3、4、5或6所述的衬底接触二极管，其中功能电路系统按照到所述衬底接触电极的预定近程来形成在所述衬底上。
示例实施例8：一种半导体结构包括半导体装置，所述半导体装置包括半导体材料、绝缘体材料和金属材料。所述半导体结构还包括衬底接触二极管，所述衬底接触二极管耦合到所述半导体装置，所述衬底接触二极管包括衬底中的第一类型衬底植入物抽头、在所述衬底上形成的外延层中的第二类型外延植入物以及在所述第二类型外延植入物上方的第一类型外延区。接触电极从所述第一类型外延区的顶部向上延伸到包围接触部的层间电介质的表面。
示例实施例9：根据示例实施例8所述的半导体结构，还包括包围所述第一类型衬底植入物抽头的p-阱植入物。
示例实施例10：根据示例实施例8所述的半导体结构，其中所述衬底植入物抽头是n+型植入物。
示例实施例11：根据示例实施例8所述的半导体结构，其中所述第二类型外延植入物是n-型植入物。
示例实施例12：根据示例实施例8所述的半导体结构，其中所述第一类型外延区是n+型区。
示例实施例13：根据示例实施例8所述的半导体结构，其中所述接触电极的宽度比所述第一类型外延区要窄。
示例实施例14：根据示例实施例8、9、10、11、12或13所述的半导体结构，其中所述衬底接触部按照到半导体装置的预定近程来形成在所述衬底上。
示例实施例15：一种方法包括：在衬底中形成第一类型衬底植入物抽头；在所述衬底上形成的外延层中形成第二类型外延植入物；以及在所述第二类型外延植入物上方形成第一类型外延区。形成接触电极，所述接触电极从所述第一类型外延区的顶部向上延伸到包围所述接触电极的层间电介质的表面。
示例实施例16：根据示例实施例15所述的方法，还包括包围所述第一类型衬底植入物抽头的p-阱植入物。
示例实施例17：根据示例实施例15所述的方法，其中所述衬底植入物抽头是n+型植入物。
示例实施例18：根据示例实施例15所述的方法，其中所述第二类型外延植入物是n-型植入物。
示例实施例19：根据示例实施例15所述的方法，其中所述第一类型外延区是n+型区。
示例实施例20：根据示例实施例15、16、17、18或19所述的方法，其中所述接触部的宽度比所述第一类型外延区要窄。

Claims (20)

1.一种衬底接触二极管，包括：
衬底中的第一类型衬底植入物抽头；
在所述衬底上形成的外延层中的第二类型外延植入物；
所述第二类型外延植入物上方的第一类型外延区；以及
接触电极，所述接触电极从所述第一类型外延区的顶部向上延伸到包围所述接触电极的层间电介质的表面。
2.如权利要求1所述的衬底接触二极管，还包括包围所述第一类型衬底植入物抽头的p-阱植入物。
3.如权利要求1所述的衬底接触二极管，其中所述衬底植入物抽头是n+型植入物。
4.如权利要求1所述的的衬底接触二极管，其中所述第二类型外延植入物是n-型植入物。
5.如权利要求1所述的衬底接触二极管，其中所述第一类型外延区是n+型区。
6.如权利要求1所述的衬底接触二极管，其中所述接触电极的宽度比所述第一类型外延区要窄。
7.如权利要求1、2、3、4、5或6所述的衬底接触二极管，其中功能电路系统按照到所述衬底接触部的预定近程来形成在所述衬底上。
8.一种半导体结构，包括：
半导体装置，包括：
半导体材料；
绝缘体材料；以及
金属材料，
衬底接触二极管，所述衬底接触二极管耦合到所述半导体装置，所述衬底接触二极管包括：
衬底中的第一类型衬底植入物抽头；
在所述衬底上形成的外延层中的第二类型外延植入物；
所述第二类型外延植入物上方的第一类型外延区；以及
接触电极，所述接触电极从所述第一类型外延区的顶部向上延伸到包围所述接触电极的层间电介质的表面。
9.如权利要求8所述的半导体结构，还包括包围所述第一类型衬底植入物抽头的p-阱植入物。
10.如权利要求8所述的半导体结构，其中所述衬底植入物抽头是n+型植入物。
11.如权利要求8所述的半导体结构，其中所述第一类型外延区是n+型区。
12.如权利要求8所述的半导体结构，其中所述第二类型外延植入物是n-型植入物。
13.如权利要求8所述的半导体结构，其中所述接触电极的宽度比所述第一类型外延区要窄。
14.如权利要求8、9、10、11、12或13所述的半导体结构，其中所述衬底接触部按照到所述半导体装置的预定近程来形成在所述衬底上。
15.一种方法，包括：
在衬底中形成第一类型衬底植入物抽头；
在所述衬底上形成的外延层中形成第二类型外延植入物；
在所述第二类型外延植入物上方形成第一类型外延区；以及
形成接触电极，所述接触电极从所述第一类型外延区的顶部向上延伸到包围所述接触电极的层间电介质的表面。
16.如权利要求15所述的方法，还包括包围所述第一类型衬底植入物抽头的p-阱植入物。
17.如权利要求15所述的方法，其中所述衬底植入物抽头是n+型植入物。
18.如权利要求15所述的方法，其中所述第二类型外延植入物是n-型植入物。
19.如权利要求15所述的方法，其中所述第一类型外延区是n+型区。
20.如权利要求15、16、17、18或19所述的方法，其中所述接触电极的宽度比所述第一类型外延区要窄。
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