CN110619843A - 像素电路 - Google Patents
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Abstract
本发明提供了一种像素电路，包括发光单元、驱动晶体管、第一至第九开关与电容。驱动晶体管的第一端分别通过第三与第四开关而与二个独立之第一与第二系统高电压连接，且像素电路所使用之保持电压与重置电压彼此独立。当像素电路操作于一重置期间时，像素电路使用第一系统高电压与重置电压；当像素电路操作于一发光期间时，像素电路使用第二系统高电压与保持电压，使得由于电压共享所导致之非预期闪烁获得改善。
Description
技术领域
本发明涉及一种像素电路，尤其涉及一种改善低更新率显示的像素电路。
背景技术
在显示科技的领域中，像素电路中低更新率(low frame rate)显示方式的使用，是为了减少功率的消耗。
实现低更新率显示的产品，其方法是在输入控制发光的讯号后，通过较低频率的开关讯号做处理，获得较低更新率的显示模式。举例来说，在一些实现低更新率的产品中，在输入45Hz的发光控制讯号后，则可通过15Hz的开关讯号获得15Hz的显示模式。
开关讯号控制系用于控制设置于像素电路内的多个开关。在产失低更新率显示模式的过程中，需不断地经历像素电路内多个开关的开启与关闭，使得显像素电路不断地重置。在重置的过程中，将有可能发生亮度不稳定，以致于在低更新率的显示会有闪烁的问题。
举例来说，像素电路通过第一开关讯号与第二开关讯号做讯号的处理。当第一开关讯号与第二开关讯号同时是开启时，正在进行驱动栅极重置(reset driving gate)的那一列讯号，用以驱动像素电路的供应电压与像素电路的参考电压互相拉扯。但是，供应电压与参考电压，同时也分别是像素电路中，所有正在做发光之那一列发光讯号的供应电源与保持电压。因为像素电路中的供应电压与参考电压同时为所有讯号共享，经开关讯号处理产生之的有效影格(active frame，也就是有做驱动栅极重置、数据写入及发光组件阳极重置的影格)，此影格在显示时，相对于后续其他的跳过影格(skip frame)，亮度较低。
也就是说，像素电路中供应电压与参考电压的不稳定，导致低更新率的显示会严重闪烁。有鉴于此，如何设计一种用于低更新率显示的像素电路，以有效地解决上述提及的缺陷或不足，是业内相关技术人员亟待解决的一项课题。
发明内容
针对现有技术中在低更新率显示设计时所存在的上述缺陷，本发明提供了一种新颖的像素电路。
依据本发明的一个方面，提供了一种像素电路，包括：
一发光单元，具有一阳极端与一阴极端，所述发光单元之所述阴极端连接至一系统低电压；
一驱动晶体管，具有一第一端、一第二端与一栅极端；
一第一开关，具有一第一端、一第二端与一控制端，所述第一开关之所述第一端电性耦接至所述驱动晶体管之所述第二端，所述第一开关之所述第二端电性耦接至所述发光单元之所述阳极端；
一第二开关，具有一第一端、一第二端与一控制端，所述第二开关之所述第一端电性耦接至一第一系统高电压，所述第二开关之所述第二端电性耦接至所述驱动晶体管之所述第一端；
一第三开关，具有一第一端、一第二端与一控制端，所述第三开关之所述第一端电性耦接至所述一第二系统高电压，所述第三开关之所述第二端电性耦接至所述驱动晶体管之所述第一端；
一电容，具有一第一端与一第二端，所述电容之所述第一端电性耦接至所述驱动晶体管之所述栅极端；
一第四开关，具有一第一端、一第二端与一控制端，所述第四开关之所述第一端电性耦接至一数据电压，所述第四开关之所述第二端电性耦接至所述电容之所述第二端；
一第五开关，具有一第一端、一第二端与一控制端，所述第五开关之所述第一端电性耦接至所述电容之所述第二端，所述第五开关之所述第二端电性耦接至一保持电压；
一第六开关，具有一第一端、一第二端与一控制端，所述第六开关之所述第一端电性耦接至所述电容之所述第一端；
一第七开关，具有一第一端、一第二端与一控制端，所述第七开关之所述第一端电性耦接至所述第六开关之所述第二端，所述第七开关之所述第二端电性耦接至一重置电压；
一第八开关，具有一第一端、一第二端与一控制端，所述第八开关之所述第一端电性耦接至所述第七开关之所述第一端，所述第八开关之所述第二端电性耦接至所述第一开关之所述第一端；
一第九开关，具有一第一端、一第二端与一控制端，所述第九开关之所述第一端与所述第九开关之所述控制端电性耦接，所述第九开关之所述第二端电性耦接至所述发光组件之所述阳极端，
其中所述第七开关之所述控制端与一第一控制讯号耦接，所述第三开关、所述第四开关、所述第六开关与所述第八开关之所述控制端与一第二控制讯号耦接，所述第一开关、所述第二开关、所述第五开关之所述控制端与一发光控制讯号耦接。
在其中的一实施例中，所述第一开关、所述第二开关、所述第三开关、所述第四开关、所述第五开关、所述第六开关、所述第七开关、所述第八开关与所述第九开关可以是晶体管。
在其中的一实施例中，所述发光组件包含一有机发光二极管。
在其中的一实施例中，所述像素电路操作于一重置期间时，所述第一控制讯号处于开启电压位准，所述第二控制讯号处于开启电压位准，所述发光控制讯号处于关闭电压位准。
在其中的一实施例中，所述像素电路操作于一补偿与数据写入期间时，所述第一控制讯号处于关闭电压位准，所述第二控制讯号处于开启电压位准，所述发光控制讯号处于关闭电压位准。
在其中的一实施例中，所述像素电路操作于一发光期间时，所述第一控制讯号处于关闭电压位准，所述第二控制讯号处于关闭电压位准，所述发光控制讯号处于开启电压位准。
在其中的一实施例中，所述第一系统高电压与所述第二系统高电压彼此独立。
在其中的一实施例中，所述保持电压与所述重置电压彼此独立。
采用本发明的像素电路，当像素电路操作于一重置期间时，像素电路使用第一系统高电压与重置电压；当像素电路操作于一发光期间时，像素电路使用第二系统高电压与保持电压。第一系统高电压与第二系统高电压彼此独立。重置电压与保持电压彼此独立。这使得由于电压共享所导致之非预期闪烁获得改善。
附图说明
读者在参照附图阅读了本发明的具体实施方式以后，将会更清楚地了解本发明的各个方面。其中，
图1示出依据本发明一实施方式的像素电路的示意图；
图2示出图1的像素电路的一具体实施例中，输入像素电路之讯号的时序示意图；以及
图3-图5示出图1的像素电路输入讯号后，不同开关与晶体管于不同阶段工作情形的示意图。
具体实施方式
为了使本申请所揭示的技术内容更加详尽与完备，可参照附图以及本发明的下述各种具体实施例，附图中相同的标记代表相同或相似的组件。然而，本领域的普通技术人员应当理解，下文中所提供的实施例并非用来限制本发明所涵盖的范围。此外，附图仅仅用于示意性地加以说明，并未依照其原尺寸进行绘制。
下面参照附图，对本发明各个方面的具体实施方式作进一步的详细描述。
如前所述，实现低更新率的像素电路，可以将高频率发光控制讯号，通过设置于像素电路内多个开关的控制，产生低更新率的显示模式。然而，因为像素电路中的供应电压与参考电压同时为所有讯号共享，而由于像素电路内多个开关的作用，像素电路中供应电压与参考电压不稳定，导致低更新率的显示会严重闪烁。
本发明通过针对不同开关分别设置对应的供应电压、参考电压与保持电压，将可改善上述低更新率显示的闪烁问题。
图1示出依据本发明一实施方式的像素电路10的示意图。参照图1，本发明的像素电路10包括发光单元D。发光单元D具有一阳极端与一阴极端。发光单元的阴极端连接至系统低电压OVSS。发光单元D举例来说，可以是有机发光二极管。
本发明的像素电路10包括驱动晶体管T。驱动晶体管T具有一第一端、一第二端与一栅极端。在本发明的像素电路10中，驱动晶体管T通过多个开关而与其他电压源连接。
本发明的像素电路10包括第一开关T1、第二开关T2与第三开关T3。第一开关T1具有第一端、第二端与控制端。第一开关的第一端电性耦接至驱动晶体管T的第二端。第一开关的第二端电性耦接至发光单元的阳极端。第二开关T2具有第一端、第二端与控制端，第二开关T2的第一端电性耦接至第一系统高电压OVDD，所述第二开关T2的第二端电性耦接至驱动晶体管T2的第一端。第三开关T3具有第一端、第二端与控制端。第三开关T3的第一端电性耦接至第二系统高电压OVDD’。第三开关T3的第二端电性耦接至驱动晶体管T的第一端。
本发明的像素电路10包括电容C。电容C具有第一端与第二端。电容C的第一端电性耦接至驱动晶体管T的栅极端。在本发明的像素电路10中，电容C通过多个开关而与其他组件连接。
本发明的像素电路10包括第四开关T4、第五开关T5与第六开关T6。第四开关T4具有第一端、第二端与控制端。第四开关T4的第一端电性耦接至资料电压Vdata。第四开关T4的第二端电性耦接至电容C的第二端。第五开关T5具有第一端、第二端与控制端。第五开关T5的第一端电性耦接至电容C的第二端。第五开关T5的第二端电性耦接至一保持电压VrefP。第六开关T6具有第一端、第二端与控制端。第六开关T6的第一端电性耦接至电容C的第一端。
如图1所示出，本发明的像素电路10包括第七开关T7、第八开关T8与第九开关T9。第七开关T7具有第一端、第二端与控制端。第七开关T7的第一端电性耦接至第六开关T6的第二端。第七开关T7的第二端电性耦接至重置电压VrefN。第八开关T8具有第一端第二端与控制端。第八开关T8的第一端电性耦接至第七开关T7的第一端。第八开关T8的第二端电性耦接至第一开关T1的第一端。而第九开关T9第一端、第二端与控制端。第九开关T9的第一端与控制端系电性耦接，并连接一讯号S1n+1。第九开关T9的二端电性耦接至发光组件D之所述阳极端。
上述的多个开关将由第一控制讯号S1、第二控制讯号S2与发光控制讯号EM加以控制。第七开关T7之控制端与第一控制讯号S1耦接，第三开关T3、第四开关T4、第六开关T6与第八开关T8之控制端与一第二控制讯号S2耦接，第一开关T1、第二开关T2、第五开关T5之控制端与一发光控制讯号EM耦接。
在一些实施方式中，第一开关T1、第二开关T2、第三开关T3、第四开关T4、第五开关T5、第六开关T6、第七开关T7、第八开关T8与第九开关T9可以是晶体管。
而如图1所示出，在像素电路10中，驱动电流Id流经发光组件D而使发光组件D发光，使像素电路10发挥显示的功能。
本发明的像素电路10保持电压VrefP与重置电压VrefN彼此独立。在此所述之彼此独立，即是使用不同的电压源，换言之也就是保持电压VrefP与重置电压VrefN是分开的。因此正在发光的讯号，保持电压VrefP就不会被影响。
此外，在本发明中，第一系统高电压OVDD与第二系统高电压OVDD’彼此独立。在此所述之彼此独立，即是使用不同的电压源。换言之，第一系统高电压OVDD系为用于发光，而第二系统高电压OVDD’系用于重置。第一系统高电压OVDD与第二系统高电压OVDD’分开。因此后续发光组件D发光时，用于发光的第一系统高电压OVDD不会被影响。仅管源头分开，第一系统高电压OVDD与第二系统高电压OVDD’的电压值必须一样。
如此一来，藉由分开的第一系统高电压OVDD与第二系统高电压OVDD’，以及分开的保持电压VrefP与重置电压VrefN，闪烁可以大幅改善。
在图1示出的内容中，说明本发明的像素电路10的组成。进一步地，后续之图2-图5将说明本发明的像素电路10在实现低更新率显示模式的同时，如何改进非预期的闪烁。
图2示出图1的像素电路10的一具体实施例中，输入像素电路10之讯号的时序示意图。在图2中，相对高电压位准系指关闭电压位准，至于相对低电压位准系指开启电压位准。当处于关闭电压位准，则开关的通道关闭；当处于开启电压位准，则开关通道开启。
如图2所出示，输入像素电路10之讯号按时序包括三个阶段：重置期P1、补偿与数据写入期P2以及发光期P3，分别对应到图3、图4与图5。
请同时参照图2与图3。当像素电路10操作于重置期P1时，第一控制讯号S处于开启电压位准，第二控制讯号S2处于开启电压位准，发光控制讯号EM处于关闭电压位准。此时，如图3所示出，像素电路10的第一开关T1、第二开关T2与第五开关T5关闭，其他开关开启。因此，像素电路10将使用第二系统高电压OVDD’与重置电压VrefN。
在重置期P1时，驱动晶体管T之控制端的的电压，为保持电压VrefN。
请同时参到图2与图4。像素电路10操作于补偿与数据写入期P2时，第一控制讯号S1处于关闭电压位准，第二控制讯号S2处于开启电压位准，发光控制讯号EM处于关闭电压位准。此时，如图4所示出，像素电路10的第一开关T1、第二开关T2、第五开关T5与第七开关T7关闭，其他开关开启。
在补偿与数据写入期P2时，由于第七开关T7关闭，驱动晶体管T之控制端的电压为第二系统高电压OVDD’减去阀值电压Vth(即，OVDD’-Vth)。
请同时参到图2与图5。像素电路10操作于发光期P3时，第一控制讯号S1处于关闭电压位准，第二控制讯号S2处于关闭电压位准，所述发光控制讯号EM处于开启电压位准。此时，与重置期P1相反，仅有发光控制讯号EM处于开启电压位准。因此，第三开关T3、第四开关T4、第六开关T6、第七开关T7与第八开关T8关闭，而第一开关T1、第二开关T2与第五开关T5开启。相应于第三开关T3的关闭与第二开关T2的开启，在发光期P3时，像素电路10将使用第一系统电压OVDD。而第五开关T5的开启，使得像素电路10将使用保持电压VrefP。
在发光期P3时，驱动晶体管T之控制端的电压为第二系统高电压OVDD’减去阀值电压Vth与保持电压VrefP，并加上数据电压Vdata(即，OVDD’-Vth-Vdata-VrefP)。此时，驱动电流Id流过发光组件D，驱动电流Id的大小为：
驱动电流Id＝α(Vdata-VrefP)2
其中α为
α＝WunCox/2L
W是晶体管的栅极宽度，L是晶体管的栅极长度，un是载子的迁移率，Cox是晶体管之栅极氧化层的单位电容大小。
综上所述，采用本发明的像素电路，当像素电路操作于一重置期间时，像素电路使用第一系统高电压与重置电压；当像素电路操作于一发光期间时，像素电路使用第二系统高电压与保持电压。第一系统高电压与第二系统高电压彼此独立。重置电压与保持电压彼此独立。由于重置期像素电路的电压使用重置电压，则用于发光的保持电压不受重置影响后，明显改善画面闪烁。
上文中，参照附图描述了本发明的具体实施方式。但是，本领域中的普通技术人员能够理解，在不偏离本发明的精神和范围的情况下，还可以对本发明的具体实施方式作各种变更和替换。这些变更和替换都落在本发明权利要求书所限定的范围内。
Claims (8)
1.一种像素电路，其特征在于，包括：
一发光单元，具有一阳极端与一阴极端，所述发光单元之所述阴极端连接至一系统低电压；
一驱动晶体管，具有一第一端、一第二端与一栅极端；
一第一开关，具有一第一端、一第二端与一控制端，所述第一开关之所述第一端电性耦接至所述驱动晶体管之所述第二端，所述第一开关之所述第二端电性耦接至所述发光单元之所述阳极端；
一第二开关，具有一第一端、一第二端与一控制端，所述第二开关之所述第一端电性耦接至一第一系统高电压，所述第二开关之所述第二端电性耦接至所述驱动晶体管之所述第一端；
一第三开关，具有一第一端、一第二端与一控制端，所述第三开关之所述第一端电性耦接至所述一第二系统高电压，所述第三开关之所述第二端电性耦接至所述驱动晶体管之所述第一端；
一电容，具有一第一端与一第二端，所述电容之所述第一端电性耦接至所述驱动晶体管之所述栅极端；
一第四开关，具有一第一端、一第二端与一控制端，所述第四开关之所述第一端电性耦接至一数据电压，所述第四开关之所述第二端电性耦接至所述电容之所述第二端；
一第五开关，具有一第一端、一第二端与一控制端，所述第五开关之所述第一端电性耦接至所述电容之所述第二端，所述第五开关之所述第二端电性耦接至一保持电压；
一第六开关，具有一第一端、一第二端与一控制端，所述第六开关之所述第一端电性耦接至所述电容之所述第一端；
一第七开关，具有一第一端、一第二端与一控制端，所述第七开关之所述第一端电性耦接至所述第六开关之所述第二端，所述第七开关之所述第二端电性耦接至一重置电压；
一第八开关，具有一第一端、一第二端与一控制端，所述第八开关之所述第一端电性耦接至所述第七开关之所述第一端，所述第八开关之所述第二端电性耦接至所述第一开关之所述第一端；
一第九开关，具有一第一端、一第二端与一控制端，所述第九开关之所述第一端与所述第九开关之所述控制端电性耦接，所述第九开关之所述第二端电性耦接至所述发光组件之所述阳极端，
其中所述第七开关之所述控制端与一第一控制讯号耦接，所述第三开关、所述第四开关、所述第六开关与所述第八开关之所述控制端与一第二控制讯号耦接，所述第一开关、所述第二开关、所述第五开关之所述控制端与一发光控制讯号耦接。
2.根据权利要求1所述的像素电路，其特征在于，所述第一开关、所述第二开关、所述第三开关、所述第四开关、所述第五开关、所述第六开关、所述第七开关、所述第八开关与所述第九开关可以是晶体管。
3.根据权利要求1所述的像素电路，其特征在于，所述发光组件包含一有机发光二极管。
4.根据权利要求1所述的像素电路，其特征在于，所述像素电路操作于一重置期间时，所述第一控制讯号处于开启电压位准，所述第二控制讯号处于开启电压位准，所述发光控制讯号处于关闭电压位准。
5.根据权利要求1所述的像素电路，其特征在于，所述像素电路操作于一补偿与数据写入期间时，所述第一控制讯号处于关闭电压位准，所述第二控制讯号处于开启电压位准，所述发光控制讯号处于关闭电压位准。
6.根据权利要求1所述的像素电路，其特征在于，所述像素电路操作于一发光期间时，所述第一控制讯号处于关闭电压位准，所述第二控制讯号处于关闭电压位准，所述发光控制讯号处于开启电压位准。
7.根据权利要求1所述的像素电路，其特征在于，所述第一系统高电压与所述第二系统高电压彼此独立。
8.根据权利要求1所述的像素电路，其特征在于，所述保持电压与所述重置电压彼此独立。
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Cited By (2)
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|---|---|---|---|---|
| CN113539169A (zh) * | 2020-04-16 | 2021-10-22 | 联詠科技股份有限公司 | 像素驱动器及像素驱动方法 |
| US11501696B2 (en) | 2020-07-31 | 2022-11-15 | Au Optronics Corporation | Pixel driving device and method for driving pixel |
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2019
- 2019-09-05 CN CN201910836780.6A patent/CN110619843A/zh active Pending
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Legal Events
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