CN110535541B - 一种多模基站信号分析装置及方法 - Google Patents

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Abstract

本发明公开了一种多模基站信号分析装置及方法，属于5G移动通信标准标测试技术领域，本方法包括如下步骤：经过A/D转换器处理后的信号进入FPGA；经过DDC、CIC、HB、SEL处理后，其中一路大带宽数据进入DDR3，缓存后数据通过Rapid IO 4X进入DSP；另一路数据通过Rapid IO与DSP进行通信，经过DSP处理后的数据通过PHY进入CPU进行处理显示。本发明实现了多模、动态、可实时加载的多模基站信号测试的需求；可高效地支持5G/LTE‑Advanced Pro/LTE‑Advanced/LTE/WCDMA/TD‑SCDMA/GSM基站信号的时域分析、频域分析和EVM指标分析。

Description

一种多模基站信号分析装置及方法
技术领域
本发明属于5G移动通信标准标测试技术领域，具体涉及一种多模基站信号分析装置及方法。
背景技术
多模基站信号测试作为验证多模基站对标准的符合程度，是检验和推进多模基站是否具备商用水平的关键协议规定，是有效避免基站设备制造商研发基站设备时对协议理解错误和基站射频指标有效控制的关键手段。对基站设备制造商而言在研发阶段就对基站进行入网前一致性测试，可以判断基站产品是否严格遵循相应的协议规定，满足标准指标要求，避免因理解的出入导致风险发生，避免基站设备入网后对网络通信产生影响，避免引起认证测试周期的加长，严重影响制造商的项目进度。
在对基站设备的各种检测和验证中，发射机的测试是其中关键的一环，可以全面完成对基站射频设计方案的检验。通过测试过程，基站设备研发和生产企业可以不断地发现问题，解决问题，逐步完善设计方案，使基站的维护和正常运营更加简单。可以说，多模基站信号测试是多模基站设备而正常运营维护必备设备，其作用是不可替代的。
发明内容
针对现有技术中存在的上述技术问题，本发明提出了一种多模基站信号分析装置及方法，设计合理，克服了现有技术的不足，具有良好的效果。
为了实现上述目的，本发明采用如下技术方案：
一种多模基站信号分析装置，包括2个A/D转换器和1个FPGA；其中，FPGA包括2个DDC数字下变频器、2个CIC级联积分梳妆滤波器、2个HB半带滤波器、SEL通路选择器、DDR3存储器、Rapid IO 4X高速接口单元、DSP处理器和PHY网口传输单元；
A/D转换器、DDC数字下变频器、CIC级联积分梳妆滤波器、HB半带滤波器、SEL通路选择器通过线路依次连接，SEL通路选择器的输出端通过线路分别连接至DDR3存储器和Rapid IO 4X高速接口单元的一端，DDR3存储器的另一端、Rapid IO 4X高速接口单元的另一端、DSP处理器、PHY网口传输单元通过线路依次连接；
经过A/D转换器处理后的信号进入FPGA，经过FPGA内部的DDC数字下变频器、CIC级联积分梳妆滤波器、HB半带滤波器、SEL通路选择器处理后，数据分为两路，其中一路的大带宽数据进入DDR3存储器进行缓存，缓存后的数据通过Rapid IO 4X高速接口单元进入DSP处理器，经过DSP处理器处理后的数据通过PHY网口传输单元进入CPU进行处理显示；另一路数据通过Rapid IO高速接口单元与DSP处理器进行通信，经过DSP处理器处理后的数据通过PHY网口传输单元进入CPU进行处理显示。
优选地，A/D转换器的工作模式如下：工作在1:2 Demux Non-DES模式，输出数据时钟是采样时钟一半的单边带采样。
优选地，A/D转换器的采样位数为12位，单采样率达3.6Gsps。
此外，本发明还提到一种多模基站信号分析方法，该方法采用如上所述的一种多模基站信号分析装置，具体包括如下步骤：
步骤1：经过A/D转换器处理后的信号进入FPGA；
步骤2：经过FPGA内部的DDC数字下变频器、CIC级联积分梳妆滤波器、HB半带滤波器、SEL通路选择器处理后，数据分为两路，其中一路的大带宽数据进入DDR3存储器进行缓存，缓存后的数据通过Rapid IO 4X高速接口单元进入DSP处理器，经过DSP处理器处理后的数据通过PHY网口传输单元进入CPU进行处理显示；另一路数据通过Rapid IO高速接口单元与DSP处理器进行通信，经过DSP处理器处理后的数据通过PHY网口传输单元进入CPU进行处理显示。
本发明所带来的有益技术效果：
本发明实现了多模、动态、可实时加载的多模基站信号测试的需求；可高效地支持5G/LTE-Advanced Pro/LTE-Advanced/LTE/WCDMA/TD-SCDMA/GSM基站信号的时域分析、频域分析和EVM指标分析。
附图说明
图1为本发明装置的原理框图。
图2为大带宽高采样率ADC工作模式示意图。
图3为改进的免混频下变频器原理图。
具体实施方式
下面结合附图以及具体实施方式对本发明作进一步详细说明：
本发明主要涉及一种用于符合G/LTE-Advanced Pro/LTE-Advanced/LTE/WCDMA/TD-SCDMA/GSM标准的多模基站信号分析装置及方法，本发明装置主要组成如图1所示，包括(1)大带宽高采样率ADC；(2)基于IIR原理的CIC架构数字抽取器环节；(3)在DDC到抽取流程中采用IDDR双倍速率寄存器实现“零中频”基带信号；(4)基于DSP外接DDR3的实时深度存储模块；(5)基于基带Rapid IO 4x高速数据传输模式。
本方案的核心设计思想是：高性能FPGA负责完成射频接收端进入A/D处理后信号的DDC、CIC、HB、速率选择等，大带宽数据通过DDR3缓存，送入Rapid IO 4X高速接口单元进行传输到DSP通过网口传入CPU进行处理显示，其他数据通过Rapid IO高速接口单元与DSP进行通信，通过Rapid IO高速接口单元将数据写入DSP外接的DDR3中，然后DSP取走存储在DDR3中的数据后，通过PHY网口传输单元传入CPU进行处理显示。
大带宽高采样率ADC工作模式非常复杂，有Demux、No Demux、DES、No DES、DESI、DESQ、DESIQ、DESCLKIQ模式，本方案采取的工作模式如图2所示，工作在1:2 Demux Non-DES模式，输出数据时钟是采样时钟一半的单边带采样。选择此模式的理由是，FPGA采用的是Xilinx V5系列，其最高工作时钟不到600MHz，A/D采样时钟为614.4MHz，所以采用1:2Demux模式，如图2所示。
采用FPGA内部的IDDR双倍速率寄存器捕获数据，可实现高效率奇偶数据分离，再经过“隔一取反”逻辑实现数据转换为“零中频”基带信号，但是奇偶抽取会带来IQ两路信号相位相差半个采样点(T_s/2)，通过后级“多相滤波”FIR实现低通滤波同时移相，补偿IQ两路相位差，设计如图3所示。
本发明采用外置DDR3作为大带宽数据测量的实时深度存储器，存储大带宽数据时，基于乒乓操作数据处理技术实现对数据的实时捕获缓存并将数据传送给上位机进行软件无线电测量，同时改进了数据捕获写DDR3时序电路，解决了Burst写数据帧最后一个字节丢失问题，实现大于100M带宽的实时存储，如果不采用乒乓操作的方案还会产生字节丢失问题。通过wr_buf_rden拉长时钟的个数更多，此方案解决了数据丢失问题，提高了数据传输的可靠性。
当然，上述说明并非是对本发明的限制，本发明也并不仅限于上述举例，本技术领域的技术人员在本发明的实质范围内所做出的变化、改型、添加或替换，也应属于本发明的保护范围。

Claims (1)

1.一种多模基站信号分析方法，其特征在于：采用一种多模基站信号分析装置，该装置包括2个A/D转换器和1个FPGA；其中，FPGA包括2个DDC数字下变频器、2个CIC级联积分梳妆滤波器、2个HB半带滤波器、SEL通路选择器、DDR3存储器、Rapid IO 4X高速接口单元、DSP处理器和PHY网口传输单元；
A/D转换器、DDC数字下变频器、CIC级联积分梳妆滤波器、HB半带滤波器、SEL通路选择器通过线路依次连接，SEL通路选择器的输出端通过线路分别连接至DDR3存储器和RapidIO 4X高速接口单元的一端，DDR3存储器的另一端、Rapid IO 4X高速接口单元的另一端、DSP处理器、PHY网口传输单元通过线路依次连接；
经过A/D转换器处理后的信号进入FPGA，经过FPGA内部的DDC数字下变频器、CIC级联积分梳妆滤波器、HB半带滤波器、SEL通路选择器处理后，数据分为两路，其中一路的大带宽数据进入DDR3存储器进行缓存，缓存后的数据通过Rapid IO 4X高速接口单元进入DSP处理器，经过DSP处理器处理后的数据通过PHY网口传输单元进入CPU进行处理显示；另一路数据通过Rapid IO高速接口单元与DSP处理器进行通信，经过DSP处理器处理后的数据通过PHY网口传输单元进入CPU进行处理显示；具体包括如下步骤：
步骤1：经过A/D转换器处理后的信号进入FPGA；
步骤2：经过FPGA内部的DDC数字下变频器、CIC级联积分梳妆滤波器、HB半带滤波器、SEL通路选择器处理后，数据分为两路，其中一路的大带宽数据进入DDR3存储器进行缓存，缓存后的数据通过Rapid IO 4X高速接口单元进入DSP处理器，经过DSP处理器处理后的数据通过PHY网口传输单元进入CPU进行处理显示；另一路数据通过Rapid IO高速接口单元与DSP处理器进行通信，经过DSP处理器处理后的数据通过PHY网口传输单元进入CPU进行处理显示；
采用FPGA内部的IDDR双倍速率寄存器捕获数据，能够实现高效率奇偶数据分离，再经过“隔一取反”逻辑实现数据转换为“零中频”基带信号；通过后级“多相滤波”FIR实现低通滤波同时移相，补偿IQ两路相位差。
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