CN203012130U - 超高速采样率采集装置 - Google Patents

Abstract

本实用新型公开了超高速采样率采集装置。该装置包括：预设雷达信号处理单元的FPGA、采样保持电路、开关滤波器组、ADC，FPGA包括滤波扫描单元，采样保持电路的输出与开关滤波器组的输入连接，开关滤波器组与FPGA的滤波扫描单元连接，开关滤波器组的输出与ADC的输入连接，ADC的输出与FPGA的雷达信号处理单元的输入端连接。超高速采样率采集装置使得采集信号和分析信号的处理流程简单，响应快；而且减少了频率源，混频器等大量微波器件，减小电子侦察设备体积；使装置可以接收的信号瞬时带宽增大，可以灵活方便的对空间信号进行采集分析。

Description

超高速采样率采集装置

技术领域

本实用新型涉及电子对抗技术及雷达信号处理领域，尤其涉及超高速采样率采集装置。

背景技术

为了适应日益密集复杂的电磁信号环境，电子侦察系统已由早期人工控制的简单的电子侦察设备，发展为由计算机控制的、具有快速反应能力、可自动截获、识别、分析、定位和记录的多功能电子侦察系统。其技术发展趋势主要是进一步提高电子侦察系统对密集、复杂信号的信息处理和分析能力，以及对信号环境的适应能力；进一步研制快速反应、灵活的综合多功能系统；探索新的信号截获方法；扩展侦察频段。其中，对密集、复杂信号的信息处理和分析的高速采样率采集设备就非常重要，但现有的数据采集设备硬件数量多，体积大，数据采集的信号频率范围小、速度慢，不能满足对密集、复杂信号的信息进行处理和分析的需要。

因此，发明人在实现本实用新型过程中，发现现有技术中的缺陷在于，现有技术中信号频率的采集范围受到采集设备的影响，对于较宽的范围无法实现采集，同时采集的数据受到带宽的限制，无法进行处理。

实用新型内容

针对上述现有技术中的缺陷，本实用新型提出了一种超高速采样率采集装置及方法，解决了现有技术中采集带宽频率窄的问题。

为解决上述问题，本实用新型提供了超高速采样率采集装置，包括：预设雷达信号处理单元的FPGA，其中，包括：采样保持电路、开关滤波器组、模拟/数字转换器，所述FPGA还包括：滤波扫描单元，所述采样保持电路的输出与所述开关滤波器组的输入连接，所述开关滤波器组与所述FPGA的滤波扫描单元连接，所述开关滤波器组的输出与所述模拟/数字转换器的输入连接，所述模拟/数字转换器的输出与所述FPGA的雷达信号处理单元的输入端连接；所述采样保持电路接收雷达信号，对其采样和保持，并将处理后的信号输入所述开关滤波器组，所述开关滤波器组对所述处理后信号进行频扫，识别所述处理后信号的频段，并将识别后的信号输入到所述模拟/数字转换器，所述模拟/数字转换器根据所述频段对所述识别后的信号进行模拟/数字转换获取雷达数据，并将所述雷达数据输入到所述FPGA的雷达信号处理单元。

本实用新型的区别于现有技术的有益效果在于：超高速采样率采集装置使得采集信号和分析信号的处理流程简单，响应快；而且减少了频率源，混频器等大量微波器件，减小电子侦察设备体积；使装置可以接收的信号瞬时带宽增大，可以灵活方便的对空间信号进行采集分析。

附图说明

图1为本实用新型的超高速采样率采集装置的原理框图；

图2为本实用新型的超高速采样率采集装置的ADC采集电路信号框图；

图3为本实用新型的超高速采样率采集装置的ADC数据接收的时序框图。

具体实施方式

下面结合附图对本实用新型作进一步详细的说明。如图1所示，本实用新型的超高速采样率采集装置，包括：预设雷达信号处理单元1011的FPGA101，还包括：采样保持电路102、开关滤波器组103、模拟/数字转换器104（即ADC），FPGA101还包括：滤波扫描单元1012，采样保持电路102的输出与开关滤波器组103的输入连接，开关滤波器组103与FPGA101的滤波扫描单元1012连接，开关滤波器组103的输出与模拟/数字转换器104的输入连接，模拟/数字转换器104的输出与FPGA101的雷达信号处理单元1011的输入端连接；采样保持电路102接收雷达信号，对其采样和保持，并将处理后的信号输入开关滤波器组103，开关滤波器组103对处理后信号进行频扫，识别处理后信号的频段，并将识别后的信号输入到模拟/数字转换器104，模拟/数字转换器104根据频段对识别后的信号进行模拟/数字转换获取雷达数据，并将雷达数据输入到所述FPGA101的雷达信号处理单元1011。需要说明的是本实用新型中FPGA的各单元模块为硬件语言单元模块，是通过硬件语言实现并烧至固化于FPGA中所实现的硬件单元模块。

在上述装置中，由于采样保持电路102将接收到的雷达信号进行采样保持处理获取处理后的射频信号，因此采样保持电路102的电磁兼容性和无杂散信号动态范围直接影响高速ADC104的采集，从而需要保证采样保持电路102的这两种性能才能保证ADC104进行可靠的数据采集。电磁兼容性指的是某种设备不受其他设备干扰，也不干扰其他设备的一种特性，以下简写为EMC。无杂散信号动态范围指的是有用信号和无用信号的峰值功率差值，单位是分贝，以下简写为SFDR。

作为本实施例的优选方案，为了保证采样保持电路102的ENC本实用新型的超高速采样率采集装置的采样保持电路102还包括屏蔽盒，采样保持电路102固定于屏蔽盒内部，屏蔽盒两侧包括多行密集排列的螺钉。屏蔽盒对采样保持电路102进行屏蔽，这样才能保证采样保持电路102的EMC，使ADC104电路进行可靠的数据采集。

开关滤波器组103的输入与采样保持电路102的输出连接，开关滤波器组103的输出与ADC104的输入连接，将经过采样处理后的射频雷达信号根据开关滤波器组103的多个频段，划分为多个频段的射频信号。由于自身的限制，均具有最佳的输入信号频率范围，需要使目标采集信号适应对输入信号的要求。开关滤波器组103是一种模拟器件，可以将射频信号在频域内通过开关进行频率选通。射频信号经过采样保持电路102处理后，经过开关滤波器组103进行信号有无和频率范围确定。根据本实用新型的一个实施例，使用的为采样率为5GSPS的ADC,最佳的输入信号频率范围是DC-2GHz，对于这样的ADC来说，是无法区分Fin和5G+Fin的频率的，因此首先通过开关滤波器组103将输入的信号分段，转成几个频段，以适应5GSPS采样率的ADC对输入信号的要求。以输入信号为DC-18GHz的射频信号为例，FPGA101内的滤波扫描单元1012控制开关滤波器组103将DC-18GHz的信号分成9段，每段有2GHz带宽，即0GHZ-2GHZ、2GHz-4GHz、4GHz-6GHz一直到17GHz-18GHz，这样开关滤波器组103通过信号抽取将DC-18GHz的信号转成DC-2G的信号，ADC就可以准确测出信号的真实频率。本实用新型中利用FPGA101内的滤波扫描单元1012控制开关滤波器组103对采样保持电路102输出的信号进行在0-18GHZ的频域内切换扫描，确定输入信号的有无和确定输入信号属于DC-18GHz分成的九个频段中的哪个频段，确定出信号频率范围后再进行数据采集。滤波扫描单元1012控制开关滤波器组103切换扫描具体的过程是：测量时，首先将开关滤波器组103的开关切换到DC-2GHz，测量有没有信号，如果没有，再将开关切换到2GHz-4GHz，如果没有再将开关切换到4GHz-6GHz直至16GHz-18GHz，如果某个频段有信号，则将开关锁定在那个频段，用ADC104对那个频段持续进行采集，并将采集的结果通过FPGA101进行处理。

SFDR的指标主要取决于采样保持电路102的输出幅度，采样保持电路102输出幅度在DC-18GHz带宽内并不是平坦的，因此需要对采样保持电路102的输出信号加以滤波，才能保证给ADC104的信号的幅度平坦性。本实用新型的开关滤波器组103还可包括均衡滤波器组，对采样保持电路102的输出信号进行滤波处理，然后发送给ADC104。对于功率相同，频率不同的信号来说，经过均衡滤波器组后，幅度误差在2分贝以内，保证给ADC104的信号平坦。通过采样保持电路102和均衡滤波器组的信号最佳功率值为50～100毫瓦。

本实用新型中采集信号是通过ADC104和FPGA101完成的，对多个频段的信号分别进行数据/模拟转换获取采集数据，包括信号转换，时钟转换，双沿速率（以下简称DDR）到单沿速率（以下简称SDR）数据转换。如图2所示，本实用新型的采集装置还包括，平衡/不平衡变换器（Balun）105，Balun105连接于模拟/数字转换器104的输入端，将所述模拟/数字转换器104接收到的识别后的信号从单端信号转换为差分信号。Balun105是一种变压器，它可以将单端信号变成差分信号，有利于提高信号的平衡性。Balun105将由开关滤波器组103输出的高速模拟信号转成高速数字差分信号，并由FPGA101接收。如图2，本实用新型的采集装置还包括IDDR106。IDDR106与FPGA101的雷达信号处理单元1011的数据输入连接，将FPGA101的雷达信号处理单元1011接收的雷达数据从双沿雷达数据转换为单沿雷达数据。FPGA101还包括DDR数据转换单元1013，将FPGA101的雷达信号处理单元1011接收的DDR雷达数据转换成SDR雷达数据。IDDR106是FPGA101的输入接口硬件，可以将双沿输入的雷达数据转换成单沿雷达数据，通常采用DDR模式传输是为了提高数据率，以减小硬件连线数量。ADC104输出的数字信号为DDR雷达数据，FPGA101接收ADC104输出的DDR雷达数据并将DDR雷达数据转成SDR雷达数据，转成SDR雷达数据后FPGA101再进行信号处理和应用。

根据本实用新型的一个实施例，FPGA101还包括滤波扫描报错单元及错误指示装置，若开关滤波器组对所述处理后信号进行频扫，无法识别所述处理后信号的频段，则触发所述错误指示装置，使错误指示装置发出指示。

如图3所示，为ADC数据接收时的时序框图。图中：“ADR”为高速ADC输出的A组数据采样时钟；“BDR”为高速ADC输出的B组数据采样时钟；“CDR”为高速ADC输出的C组数据采样时钟；“DDR”为高速ADC输出的D组数据采样时钟；“N”为ADC采样点的编号；“A0…A7”为A组数据；“B0…B7”为B组数据；“C0…C7”为C组数据；“D0…D7”为D组数据；在5GSPS采样时，数据和数据时钟分四路给FPGA101，每一路的数据和时钟都是对其的DDR数据。

Claims (6)

1.超高速采样率采集装置，包括：预设雷达信号处理单元的FPGA，其特征在于，包括：采样保持电路、开关滤波器组、模拟/数字转换器，所述FPGA还包括：滤波扫描单元，所述采样保持电路的输出与所述开关滤波器组的输入连接，所述开关滤波器组与所述FPGA的滤波扫描单元连接，所述开关滤波器组的输出与所述模拟/数字转换器的输入连接，所述模拟/数字转换器的输出与所述FPGA的雷达信号处理单元的输入端连接；所述采样保持电路接收雷达信号，对其采样和保持，并将处理后的信号输入所述开关滤波器组，所述开关滤波器组对所述处理后信号进行频扫，识别所述处理后信号的频段，并将识别后的信号输入到所述模拟/数字转换器，所述模拟/数字转换器根据所述频段对所述识别后的信号进行模拟/数字转换获取雷达数据，并将所述雷达数据输入到所述FPGA的雷达信号处理单元。

2.根据权利要求1所述的采集装置，其特征在于，所述采样保持电路中还包括：均衡滤波器组，所述均衡滤波器组对采样保持处理后的信号进行均衡滤波。

3.根据权利要求1或2所述的采集装置，其特征在于，还包括：屏蔽盒，所述采样保持电路固定于所述屏蔽盒内部，所述屏蔽盒两侧包括多行螺钉。

4.根据权利要求1或2所述的采集装置，其特征在于，还包括：平衡/不平衡变换器Balun，平衡/不平衡变换器Balun连接于所述模拟/数字转换器输入端，将所述模拟/数字转换器接收到的所述识别后的信号从单端信号转换为差分信号。

5.根据权利要求1或2所述的采集装置，其特征在于，还包括，IDDR，所述IDDR与FPGA的雷达信号处理单元的输入连接，将所述FPGA的雷达信号处理单元接收的雷达数据从双沿雷达数据转换为单沿雷达数据；所述FPGA还包括，DDR数据转换单元，将所述FPGA的雷达信号处理单元接收的DDR雷达数据转换成SDR雷达数据。

6.根据权利要求1或2所述的采集装置，其特征在于，所述FPGA还包括，滤波扫描报错单元及错误指示装置，若所述开关滤波器组对所述处理后信号进行频扫，无法识别所述处理后信号的频段，则触发所述错误指示装置，使所述错误指示装置发出指示。

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