CN110531922B - 存储器系统、控制器及其操作方法 - Google Patents

存储器系统、控制器及其操作方法 Download PDF

Info

Publication number
CN110531922B
CN110531922B CN201811585854.5A CN201811585854A CN110531922B CN 110531922 B CN110531922 B CN 110531922B CN 201811585854 A CN201811585854 A CN 201811585854A CN 110531922 B CN110531922 B CN 110531922B
Authority
CN
China
Prior art keywords
read
count
memory
page
pages
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201811585854.5A
Other languages
English (en)
Other versions
CN110531922A (zh
Inventor
黄智训
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
SK Hynix Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SK Hynix Inc filed Critical SK Hynix Inc
Publication of CN110531922A publication Critical patent/CN110531922A/zh
Application granted granted Critical
Publication of CN110531922B publication Critical patent/CN110531922B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G11C16/3422—Circuits or methods to evaluate read or write disturbance in nonvolatile memory, without steps to mitigate the problem
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/023—Free address space management
    • G06F12/0253—Garbage collection, i.e. reclamation of unreferenced memory
    • G06F12/0261—Garbage collection, i.e. reclamation of unreferenced memory using reference counting
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0877—Cache access modes
    • G06F12/0882—Page mode
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0614—Improving the reliability of storage systems
    • G06F3/0619—Improving the reliability of storage systems in relation to data integrity, e.g. data losses, bit errors
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0638—Organizing or formatting or addressing of data
    • G06F3/064—Management of blocks
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0658—Controller construction arrangements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/349—Arrangements for evaluating degradation, retention or wearout, e.g. by counting erase cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/38—Response verification devices
    • G11C29/42—Response verification devices using error correcting codes [ECC] or parity check
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/52—Protection of memory contents; Detection of errors in memory contents
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/72—Details relating to flash memory management
    • G06F2212/7205—Cleaning, compaction, garbage collection, erase control
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Human Computer Interaction (AREA)
  • Computer Security & Cryptography (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Read Only Memory (AREA)

Abstract

本发明提供了一种操作控制器的方法，该控制器控制包括由多个页面形成的存储块的存储器装置。该方法包括：基于对目标页面执行测试读取操作次数，计算存储块中的目标页面的相邻页面的每个的读取干扰计数；基于在对目标页面的读取操作期间的读取干扰计数，计算相邻页面的每个的读取计数；以及基于存储块中的页面的读取计数，确定是否执行读取回收操作。

Description

存储器系统、控制器及其操作方法
相关申请的交叉引用
本申请要求于2018年5月23日提交的申请号为10-2018-0058480的韩国专利申请的优先权，其通过引用整体并入本文。
技术领域
本发明的各种示例性实施例总体涉及一种存储器系统。更特别地，实施例涉及一种存储器系统、控制器以及操作存储器系统和控制器的方法。
背景技术
计算机环境范例近来已经转变成能够随时随地使用计算系统的普适计算。因此，诸如移动电话、数码相机以及笔记本/膝上型计算机的便携式电子装置的使用已经迅速增加。这些便携式电子设备使用采用存储器装置的数据存储装置。这种装置中的数据存储装置可以用作主存储器装置或辅助存储器装置。
由于这种存储器系统不具有移动部件，因此它们提供优良的稳定性和耐用性、高信息访问速度以及低功耗。具有这些优点的存储器系统的示例包括通用串行总线(USB)存储器装置、具有各种接口的存储卡和固态硬盘(SSD)等。
发明内容
本发明的实施例涉及一种控制器以及操作该控制器的方法，该控制器通过利用所反映的存储器装置状态执行读取回收操作来提高存储器系统的性能和稳定性。
根据本发明的实施例，一种操作控制器的方法，控制器控制包括由多个页面形成的存储块的存储器装置，该方法包括：基于对目标页面执行测试读取操作的次数，计算存储块中的目标页面的每一个相邻页面的读取干扰计数；基于在对目标页面的读取操作期间的读取干扰计数，计算每一个相邻页面的读取计数；以及基于存储块中的页面的读取计数，确定是否执行读取回收操作。
根据本发明的实施例，一种控制器，用于控制存储器装置，存储器装置包括由多个页面形成的存储块，控制器包括：测试部件，适于基于对目标页面执行测试读取操作次数，计算存储块中的目标页面的每一个相邻页面的读取干扰计数；计算部件，适于基于在对目标页面的读取操作期间的读取干扰计数，计算每一个相邻页面的读取计数；以及确定部件，适于基于存储块中的页面的读取计数，确定是否执行读取回收操作。
根据本发明的另一实施例，一种操作存储器系统的方法包括：对目标存储块的目标页面执行读取操作；通过将根据与目标页面的页面偏移的读取干扰计数与目标页面的每一个相邻页面的先前读取计数相加，来计算当前读取计数；并且基于包括在目标存储块中的页面的当前读取计数，对目标存储块执行读取回收操作。
根据本发明的又一实施例，一种存储器系统包括：存储器装置，包括多个存储块；控制器，适于控制存储器装置对目标存储块中的目标页面执行读取操作；通过将根据与目标页面的页面偏移的读取干扰计数与目标页面的每一个相邻页面的先前读取计数相加，来计算当前读取计数；并且基于包括在目标存储块中的页面的当前读取计数，控制存储器装置对目标存储块执行读取回收操作。
根据页面偏移的读取干扰计数可以通过以下来计算：将触发计数除以测试目标页面的每一个相邻页面的阈值读取计数，以产生结果值，并且将结果值乘以默认增量。
阈值读取计数可以是当在测试目标页面的每一个相邻页面中的位错误率达到阈值位错误率时的测试目标页面的测试读取计数。
触发计数可以是用于执行读取回收操作的参考读取计数。
根据本发明的再一实施例，一种存储系统包括：存储器装置，具有包括多个页面的存储块；控制器，适于：控制存储器装置对存储块中的目标页面执行读取操作；基于具有存储块中的读取干扰计数与页面偏移之间的关系的表，获得目标页面的各个相邻页面的读取干扰计数；通过将读取干扰计数累加到相邻页面的读取计数来获得相邻页面的读取计数；以及基于存储块中的页面的读取计数，控制存储器装置对存储块执行读取回收操作，其中通过对存储块中的参考页面的重复测试读取操作来预定表；并且其中通过将存储块的读取回收触发计数除以存储块中的与参考页面具有页面偏移的页面的阈值读取计数，来获得表中的读取干扰计数。
附图说明
图1是示出根据本发明的实施例的数据处理系统的框图。
图2是示出图1的存储器系统中采用的存储器装置的示例性配置的示意图。
图3是示出图1所示的存储器装置中的存储块的存储器单元阵列的示例性配置的电路图。
图4是示出图2所示的存储器装置的示例性三维(3D)结构的示意图。
图5是示例性描述根据存储器系统的读取命令执行的操作的流程图。
图6A至图6C示出根据本发明的实施例的读取干扰计数。
图7是示出根据本发明的实施例的控制器的结构的框图。
图8是描述根据本发明的实施例的计算干扰计数的方法的流程图。
图9是描述根据本发明的实施例的根据存储器系统中的读取命令执行的操作的流程图。
图10至图18是示意性示出根据本发明的各个实施例的数据处理系统的应用示例的示图。
具体实施方式
以下将参照附图更详细地描述本发明的示例性实施例。然而，本发明可以不同形式来实现，并且不应被解释为限于本文阐述的实施例。相反，提供这些实施例使得本公开将是完整和全面，并且将本发明充分地传达给本发明所属领域的技术人员。在整个本公开中，相同的附图标记在本发明的各个附图和实施例中表示相同的部件。
将理解的是，虽然术语“第一”、“第二”、“第三”等可在本文使用以描述各种元件，但是这些元件不受这些术语限制。这些术语用于将一个元件与另一个元件区分开。因此，在不脱离本发明的精神和范围的情况下，以下描述的第一元件也可被称为第二元件或第三元件。
将进一步理解的是，当元件被称为“连接至”或“联接到”另一元件时，它可直接在其它元件上、连接至或联接到其它元件，或者可存在一个或多个中间元件。另外，还将理解的是，当元件被称为在两个元件“之间”时，两个元件之间可以仅有一个元件或也可存在一个或多个中间元件。
如本文使用的，单数形式也旨在包括复数形式，反之亦然，除非上下文另有清楚地说明。
也应注意的是，在一些情况下，对相关领域的技术人员显而易见的是，结合一个实施例描述的特征或元件可单独使用或与另一实施例的其它特征或元件结合使用，除非另有明确说明。
将进一步理解的是，当在本说明书中使用术语“包括”、“包括有”、“包含”和“包含有”时，其说明所陈述元件的存在，并不排除一个或多个其它元件的存在或添加。如本文所使用的，术语“和/或”包括一个或多个相关所列项目的任意和全部组合。
在下面的描述中，为了提供对本发明的全面理解，描述了大量具体细节。本发明可在没有一些或全部这些具体细节的情况下被实施。在其它情况下，为了避免不必要地模糊本发明，未详细地描述公知的进程结构和/或进程。
注意的是，对“实施例”的参考不一定仅针对一个实施例，并且对“实施例”的不同参考不一定针对相同的实施例。
下文中，将参照附图详细描述本发明的各个实施例。
图1是示出根据本发明的实施例的数据处理系统100的框图。
参照图1，数据处理系统100可包括被可操作地联接至存储器系统110的主机102。
主机102可包括诸如移动电话、MP3播放器和膝上型计算机的各种便携式电子装置中的任何一种或诸如台式计算机、游戏机、TV和投影仪的各种非便携式电子装置中的任何一种。
主机102可包括至少一个操作系统(OS)，其可管理和控制主机102的全部功能和操作，并且使用数据处理系统100或存储器系统110来提供主机102和用户之间的操作。OS可支持与用户的目的和使用相对应的功能和操作。例如，根据主机102的移动性，OS可被划分为通用OS和移动OS。根据用户的环境，通用OS可被分为个人OS和企业OS。例如，配置为支持向一般用户提供服务的功能的个人OS可包括Windows和Chrome，以及被配置为保护和支持高性能的企业OS可包括Windows服务器、Linux和Unix。此外，被配置为支持向用户提供移动服务的功能和系统的省电功能的移动OS可包括Android、iOS和Windows Mobile。主机102可包括多个OS，并且执行OS以对存储器系统110执行与用户请求相对应的操作。
存储器系统110可响应于主机102的请求操作，以存储用于主机102的数据。存储器系统110的非限制性示例可包括固态硬盘(SSD)、多媒体卡(MMC)、安全数字(SD)卡、通用存储总线(USB)装置、通用闪存(UFS)装置、标准闪存(CF)卡、智能媒体卡(SMC)、个人计算机存储卡国际协会(PCMCIA)卡和记忆棒。MMC可包括嵌入式MMC(eMMC)、尺寸减小的MMC(RS-MMC)和微型-MMC等。SD卡可包括迷你-SD卡和微型-SD卡。
存储器系统110可通过各种类型的存储装置来实施。这种存储装置的示例可包括但不限于诸如DRAM动态随机存取存储器(DRAM)和静态RAM(SRAM)的易失性存储器装置和诸如只读存储器(ROM)、掩模ROM(MROM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、铁电RAM(FRAM)、相变RAM(PRAM)、磁阻RAM(MRAM)、电阻式RAM(RRAM)和闪速存储器的非易失性存储器装置。闪速存储器可具有三维(3D)堆叠结构。
存储器系统110可包括存储器装置150和控制器130。存储器装置150可存储用于主机102的数据，并且控制器130可控制将数据存储到存储器装置150中。
控制器130和存储器装置150可被集成到单个半导体装置中，其中单个半导体装置可被包括在如上所例示的各种类型的存储器系统中。例如，控制器130和存储器装置150可集成为一个半导体装置来构成SSD。当存储器系统110用作SSD时，可提高连接到存储器系统110的主机102的操作速度。另外，控制器130和存储器装置150可集成为一个半导体装置来构成存储卡。例如，控制器130和存储器装置150可构成诸如以下的存储卡：PCMCIA(个人计算机存储卡国际协会)卡，CF卡，SMC(智能媒体卡)，记忆棒，包括RS-MMC和微型-MMC的MMC，包括迷你-SD、微型-SD和SDHC的SD卡，或UFS装置。
存储器系统110的非限制性应用示例可包括计算机、超移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络平板、平板计算机、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航系统、黑盒、数码相机、数字多媒体广播(DMB)播放器、3维(3D)电视、智能电视、数字音频记录器、数字音频播放器、数字图片记录器、数字图片播放器、数字视频记录器、数字视频播放器、构成数据中心的存储装置、能够在无线环境下传输/接收信息的装置、构成家庭网络的各种电子装置中的一个、构成计算机网络的各种电子装置中的一个、构成远程信息处理的各种电子装置中的一个、射频识别(RFID)装置或构成计算系统的各种部件中的一个。
存储器装置150可以是非易失性存储器装置，并且即使不供应电力也可保留其中存储的数据。存储器装置150可通过写入操作来存储从主机102提供的数据，并且通过读取操作将存储在其中的数据提供至主机102。存储器装置150可包括多个存储块152、154、156……(在下文中，称为“存储块152至156”)，多个存储块152-156中的每一个可包括多个页面，并且多个页面中的每一个可包括联接到字线的多个存储器单元。在实施例中，存储器装置150可以是闪速存储器。闪速存储器可具有三维(3D)堆叠结构。
因为稍后将参照图2至图4详细描述包括3D堆叠结构的存储器装置150的结构，因此在此省略对这些元件和特征的进一步描述。
控制器130可响应于来自主机102的请求控制存储器装置150。例如，控制器130可将从存储器装置150读取的数据提供至主机102，并将从主机102提供的数据存储至存储器装置150中。对于该操作，控制器130可控制存储器装置150的读取操作、写入操作、编程操作和擦除操作。
控制器130可包括主机接口(I/F)132、处理器134、错误校正码(ECC)部件138、电源管理单元(PMU)140、诸如NAND闪速控制器(NFC)的存储器I/F 142以及存储器144，其全部通过内部总线可操作地联接。
主机接口132可被配置成处理主机102的命令和数据，并可通过诸如以下的各种接口协议中的一种或多种与主机102通信：通用串行总线(USB)、多媒体卡(MMC)、高速外围组件互连(PCI-E)、小型计算机系统接口(SCSI)、串列SCSI(SAS)、串行高级技术附件(SATA)、并行高级技术附件(PATA)、增强型小型磁盘接口(ESDI)以及电子集成驱动器(IDE)。
ECC部件138可检测并且校正从存储器装置150读取的数据中包含的错误。换言之，ECC部件138可通过在ECC编码进程期间使用的ECC代码对从存储器装置150读取的数据执行错误校正解码进程。根据错误校正解码进程的结果，ECC部件138可输出信号，例如错误校正成功/失败信号。当错误位的数量大于可校正错误位的阈值时，ECC部件138可不校正错误位，并且可输出错误校正失败信号。
ECC部件138可通过诸如低密度奇偶校验(LDPC)码、博斯-查德胡里-霍昆格姆(Bose-Chaudhuri-Hocquenghem，BCH)码、涡轮码、里德-所罗门(Reed-Solomon，RS)码、卷积码、递归系统码(RSC)、网格编码调制(TCM)、分组编码调制(BCM)等的编码调制执行错误校正操作。然而，ECC部件138不限于任何特定的结构。ECC部件138可包括用于错误校正的所有电路、模块、系统或装置。
PMU 140可提供和管理控制器130的电力。
存储器I/F 142可用作用于将控制器130和存储器装置150接口连接的存储器/存储接口，使得控制器130响应于来自主机102的请求来控制存储器装置150。当存储器装置150是闪速存储器或具体地是NAND闪速存储器时，存储器I/F 142可在处理器134的控制下生成用于存储器装置150的控制信号并处理待被提供至存储器装置150的数据。存储器I/F142可用作用于处理控制器130和存储器装置150之间的命令和数据的接口(例如，NAND闪存接口)。具体地，存储器I/F 142可支持控制器130和存储器装置150之间的数据传输。
存储器144可用作存储器系统110和控制器130的工作存储器，并且存储用于驱动存储器系统110和控制器130的数据。控制器130可响应于来自主机102的请求控制存储器装置150执行读取操作、写入操作、编程操作和擦除操作。控制器130可将从存储器装置150读取的数据提供至主机102并可将从主机102提供的数据存储到存储器装置150中。存储器144可存储控制器130和存储器装置150执行这些操作所需的数据。
存储器144可通过易失性存储器来实施。例如，存储器144可通过静态随机存取存储器(SRAM)或动态随机存取存储器(DRAM)来实施。存储器144可设置在控制器130内部或外部。图1例示了设置在控制器130内部的存储器144。在实施例中，存储器144可通过具有在存储器144和控制器130之间传输数据的存储器接口的外部易失性存储器来实施。
处理器134可控制存储器系统110的全部操作。处理器134可驱动固件来控制存储器系统110的全部操作。固件可被称为闪存转换层(FTL)。而且，处理器134可被实现为微处理器或中央处理单元(CPU)。
例如，控制器130可通过处理器134在存储器装置150中执行由主机102请求的操作，其中处理器134被实现为微处理器或CPU。换言之，控制器130可执行与从主机102或其它来源接收的命令相对应的命令操作。控制器130可执行前台操作作为与从主机102接收到的命令相对应的命令操作。例如，控制器130可执行对应于写入命令的编程操作、对应于读取命令的读取操作、对应于擦除命令的擦除操作以及与设置参数命令或设置特征命令相对应的参数设置操作。
而且，控制器130可通过处理器134对存储器装置150执行后台操作，其中处理器134被实现为微处理器或CPU。对存储器装置150执行的后台操作可包括：将存储在存储器装置150的存储块152至156之中的一些存储块中的数据复制到其它存储块并进行处理的操作，例如垃圾收集(GC)操作；在存储块152至156之间或存储块152至156的数据之间的交换操作，例如损耗均衡(WL)操作；将存储在控制器130中的映射数据存储在存储块152至156中的操作，例如映射清除(flush)操作；或者管理存储器装置150的坏块的操作，例如在存储块152至156之中检测坏块并进行处理的坏块管理操作。
参照图2至图4详细描述根据本发明的实施例的存储器系统的存储器装置。
图2是示出存储器装置150的示意图，图3是示出存储器装置150中的存储块的存储器单元阵列的示例性配置的电路图，图4是示出存储器装置150的示例性3D结构的示意图。
参照图2，存储器装置150可包括多个存储块0至N-1，例如，存储块0BLOCK0(210)、存储块1BLOCK1(220)、存储块2BLOCK2(230)和存储块N-1BLOCKN-1(240)。存储块210、220、230和240中的每一个可包括多个页面，例如2M个页面，页面的数量可根据电路设计而变化。例如，在一些应用中，存储块中的每一个可包括M个页面。页面中的每一个可包括联接到多个字线WL的多个存储器单元。
而且，存储器装置150可包括多个存储块，其中存储块可包括存储1位数据的单层单元(SLC)存储块和/或存储2位数据的多层单元(MLC)存储块。SLC存储块可包括由在一个存储器单元中存储一位数据的存储器单元实现的多个页面。SLC存储块可具有较快的数据操作性能和高耐用性。另一方面，MLC存储块可包括由在一个存储器单元中存储多位数据，例如两位或更多位数据的存储器单元实现的多个页面。MLC存储块可具有比SLC存储块更大的数据存储空间。换言之，MLC存储块可被高度集成。然而，将注意的是，存储器装置150不仅可包括MLC存储块，而且还可以包括三层单元(TLC)存储块、四层单元(QLC)存储块和/或多层单元存储块等，其中MLC存储块中的每一个包括由在一个存储器单元中能够存储两位数据的存储器单元实现的多个页面，三层单元(TLC)存储块中的每一个包括由在一个存储器单元中能够存储三位数据的存储器单元实现的多个页面，四层单元(QLC)存储块中的每一个包括由在一个存储器单元中能够存储四位数据的存储器单元实现的多个页面，多层单元存储块中的每一个包括由在一个存储器单元中能够存储五位或更多位数据的存储器单元实现的多个页面。
根据本发明的实施例，存储器装置150被描述为非易失性存储器，诸如闪速存储器，例如NAND闪速存储器。然而，存储器装置150可被实现为以下中的任何一种：相变随机存取存储器(PCRAM)、电阻式随机存取存储器(RRAM或ReRAM)、铁电随机存取存储器(FRAM)、自旋转移扭矩磁性随机存取存储器(STT-RAM或STT-MRAM)。
存储块210、220、230和240可通过编程操作来存储从主机102传输的数据，并且通过读取操作来将所存储的数据传输到主机102。
参照图3，可对应于包括在存储器系统110的存储器装置150中的多个存储块152至156中的任意一个的存储块330可包括联接到多个相应位线BL0至BLm-1的多个单元串340。每个列的单元串340可包括一个或多个漏极选择晶体管DST和一个或多个源极选择晶体管SST。多个存储器单元MC0至MCn-1可被串联地被联接在漏极选择晶体管DST和源极选择晶体管SST之间。在实施例中，存储器单元晶体管MC0至MCn-1中的每一个可通过能够存储多位数据信息的MLC来实施。单元串340中的每一个可被电联接到多个位线BL0至BLm-1中的相应位线。例如，如图3所示，第一单元串联接到第一位线BL0，并且最后单元串联接到最后位线BLm-1。
虽然图3示出了NAND闪速存储器单元，但是本发明不限于此。注意的是，存储器单元可以是NOR闪速存储器单元或者包括其中组合了两个或更多个类型存储器单元的混合闪速存储器单元。还应注意的是，存储器装置150可以是包括作为电荷存储层的导电浮栅的闪速存储器装置，或者包括作为电荷存储层的绝缘层的电荷撷取闪速(CTF)存储器装置。
存储器装置150可进一步包括提供字线电压的电压供给310，字线电压包括根据操作模式供应至字线的编程电压、读取电压和通过电压。电压供给310的电压产生操作可由控制电路(未示出)来控制。在控制电路的控制下，电压供给310可选择存储器单元阵列的存储块(或扇区)中的一个，选择所选择的存储块的字线中的一个，并且按需要将字线电压提供给所选择的字线和未选择的字线。
存储器装置150可包括由控制电路控制的读取和写入(读取/写入)电路320。在验证/正常读取操作期间，读取/写入电路320可用作用于从存储器单元阵列读取数据的读出放大器。在编程操作期间，读取/写入电路320可用作根据待被存储在存储器单元阵列中的数据驱动位线的写入驱动器。在编程操作期间，读取/写入电路320可从缓冲器(未示出)接收待被存储到存储器单元阵列中的数据，并根据接收的数据驱动位线。读取/写入电路320可包括分别对应于列(或位线)或列对(或位线对)的多个页面缓冲器322至326，并且页面缓冲器322至326中的每一个可包括多个锁存器(未示出)。
存储器装置150可由2D或3D存储器装置来实施。特别地，如图4所示，存储器装置150可由具有3D堆叠结构的非易失性存储器装置来实施。当存储器装置150具有3D结构时，存储器装置150可包括多个存储块BLK0至BLKN-1。多个存储块BLK0至BLKN-1可以对应于图2中所示的存储块210至240，并且可以对应于图1中所示的存储块152至156。图4是示出图1所示的存储器装置150的存储块152至156的框图。存储块152至156中的每一个可以3D结构(或垂直结构)来实现。例如，存储块152至156可以是具有分别在例如x轴方向、y轴方向和z轴方向的第一至第三方向上延伸的尺寸的三维结构。
包括在存储器装置150中的每个存储块330可包括在第二方向上延伸的多个NAND串NS以及在第一方向和第三方向上延伸的多个NAND串NS。NAND串NS中的每一个可联接到位线BL、至少一个串选择线SSL、至少一个接地选择线(未示出)、多个字线WL、至少一个虚拟字线(未示出)和共源线CSL，并且NAND串NS中的每一个可包括多个晶体管结构(未示出)。
简而言之，存储器装置150的存储块152至156之中的每个存储块330可联接到多个位线BL、多个串选择线SSL、多个接地选择线GSL、多个字线WL、多个虚拟字线DWL以及多个共源线CSL，并且每一个存储块330可包括多个NAND串NS。而且，在每一个存储块330中，一个位线BL可联接到多个NAND串NS，以在一个NAND串NS中实现多个晶体管。而且，每一个NAND串NS的串选择晶体管SST可联接到相应位线BL，并且每一个NAND串NS的接地选择晶体管GST可联接到共源线CSL。存储器单元MC可被设置在每一个NAND串NS的串选择晶体管SST和接地选择晶体管GST之间。换言之，多个存储器单元可被实现在存储器装置150的存储块152至156的每一个存储块330中。参照图5至图9详细描述根据本发明的实施例的存储器系统中的存储器装置的数据处理操作，特别是当执行与多个命令相对应的多个命令操作时执行的数据处理操作。
图5是示例性描述根据存储器系统110的读取命令执行的操作的流程图。
在步骤S502中，当控制器130从主机102接收读取命令以从目标存储块的目标页面读取数据时，控制器130可以控制存储器装置150以响应于来自主机102的读取命令，从目标存储块的目标页面读取数据。
在步骤S504中，控制器130可以将目标存储块的读取计数增加默认增量，例如增量“1”。
在步骤S506中，控制器130可以检查读取计数是否超过预定阈值。当读取计数超过预定阈值(在步骤S506中为“是”)时，控制器130可以在步骤S508中对目标存储块执行读取回收操作。当读取计数未超过预定阈值(在步骤S506中为“否”)时，控制器130可以根据读取命令结束读取操作。在本专利说明书中，触发读取回收操作的预定阈值可以被定义为“触发计数”。
同时，读取干扰现象可不均匀地发生在目标存储块的全部存储器单元中。例如，读取干扰现象可发生在属于与目标页面相邻设置的页面的存储器单元中。而且，每个存储块可以不同地经历读取干扰现象，并且读取干扰现象对每个存储块的影响可以根据存储器装置的温度而变化。
根据现有技术，如上所述，即使读取干扰现象对每个存储块的影响不同，也可以基于读取计数均匀地执行读取回收操作。也就是说，根据现有技术，可能出现以下问题：在不考虑读取干扰现象对每个存储块的影响不同的情况下执行读取回收操作。这种问题可能降低存储器系统110的性能和可靠性。
根据本发明的实施例，可以根据通过累加读取干扰计数而计算的当前读取计数来执行读取回收操作。读取干扰现象对属于读取操作的目标页面的相邻页面的存储器单元的影响可以反映到读取干扰计数中。每当执行读取操作时，读取干扰计数可以与针对目标存储块的每个页面的先前读取计数相加，以计算当前读取计数，并且可以根据当前读取计数来执行读取回收操作。读取干扰计数可以提高存储器系统110的性能和可靠性。
图6A至图6C示出根据本发明的实施例的读取干扰计数。
将通过对图6A中所示的存储块600的目标页面Page N重复执行读取操作的情况作为示例来描述读取干扰计数的概念。存储块600可以对应于图1的存储块152、154和156之中的一个。
与阈值点相对应的位错误率(BER)可以被定义为“阈值位错误率”，其中在阈值点，读取数据的错误即使通过错误校正解码也不可被校正(即，不可校正的ECC错误或UECC错误)。当对目标页面页面Page N重复执行读取操作时，可以逐渐增加相邻页面的数据的位错误率。此处，当相邻页面的数据的位错误率达到阈值位错误率时的目标页面Page N的读取计数可以被定义为“相邻页面的阈值读取计数”。距目标页面Page N较近布置的相邻页面的阈值读取计数可小于距目标页面Page N较远布置的相邻页面的阈值读取计数。也就是说，当相邻页面距目标页面Page N较远布置时，相邻页面的阈值读取计数可以变大。
参照图6B，描述了用于计算读取干扰计数的方法。
图6B的曲线图示出了当对目标页面Page N重复执行读取操作时，靠近目标页面Page N布置的页面Page N+1的位错误率。参照图6B，阈值位错误率可以是10-12。当目标页面Page N被读取32次时，下一页面Page N+1的位错误率可能达到阈值位错误率。在这种情况下，相邻页面Page N+1的阈值读取计数可以是32。
同时，存储块600的触发计数例如可以是250K。通过将触发计数(即，250K)除以阈值读取计数(即，32)而获得的值大约为7906。换言之，当目标页面Page N被读取一次时，下一页面Page N+1可以受到干扰的影响程度与当存储块600被读取7906次时相同。通过将触发计数除以阈值读取计数而获得的值可以被定义为“读取干扰值”。例如，下一页面Page N+1的读取干扰计数可以通过将读取干扰值(即，7096)乘以默认增量(例如，增量“1”)而被设置为7906。
图6C的曲线图示出了当对目标页面Page N重复执行读取操作时，在目标页面PageN之前的页面Page N-1的位错误率。参照图6C，当目标页面Page N被读取1M次时，前一页面Page N-1的位错误率可能达到阈值位错误率。在这种情况下，相邻页面的阈值读取计数可以是1M。
当存储块600的触发计数是250K时，通过将触发计数(即，250K)除以阈值读取计数(即，1M)而获得的读取干扰值是0.25。例如，前一页面Page N-1的读取干扰计数可以通过将读取干扰值(即，0.25)乘以默认增量而被设置为0.25。
如上所述，可以预先确定用于在存储器系统110中执行读取回收操作的触发计数。对于目标页面的每一个相邻页面，可以通过将触发计数除以阈值读取计数并将结果值(即，读取干扰值)乘以默认增量来计算读取干扰计数。当相邻页面距目标页面Page N较远布置时，相邻页面的读取干扰值可以变为较小。
同时，根据以上示例，下一页面Page N+1的读取干扰计数是7906，这是特别高的。当对目标页面Page N执行读取操作时，可以认为下一页面Page N+1特别地受到读取干扰的影响。具有大于或等于预定阈值的读取干扰计数的页面可以被指定为薄弱区域。
当假设在存储块600中对读取操作的任何目标页面的相邻页面的影响恒定时，可以认为与预定页面偏移相对应的读取干扰计数可以是恒定的。一旦预先确定了具有存储块600中的读取干扰计数和页面偏移之间的关系的表，当对存储块600中的任何目标页面执行读取操作时，可以基于该表来获得在存储块600中的任何相邻页面的读取干扰计数。在表中，当对特定目标页面执行读取操作时，页面偏移可以用作相对于特定目标页面的页面偏移。
图7是示出根据本发明的实施例的控制器130的结构的框图。
参照图7，除了已经在图1中描述的部件之外，控制器130可以包括测试部件710、计算部件730和确定部件750。
根据本发明的实施例，测试部件710、计算部件730和确定部件750中的每个可以对应于图1的控制器130的处理器134。
测试部件710可以基于对存储块的测试目标页面执行测试读取操作的次数，来计算测试目标页面的每一个相邻页面的读取干扰计数。通过测试读取操作，可以获得具有存储块中的读取干扰计数和页面偏移之间的关系的表。将参照图8详细描述测试部件710的操作。
每当执行读取操作时，计算部件730可以基于表来计算读取操作的目标页面的每一个相邻页面的读取计数，该表具有存储块中的读取干扰计数与页面偏移之间的关系。每当执行读取操作时，对于每个相邻页面，可以将读取干扰计数与先前读取计数相加以计算当前读取计数。当对存储块中的目标页面执行读取操作时，可以基于表来获得存储块中的相邻页面的读取干扰计数。在这种情况下，表的页面偏移可以用作相对于存储块中的目标页面的页面偏移。
确定部件750可以基于包括在存储块中的页面的读取计数来确定是否对存储块执行读取回收操作。
图8是描述根据本发明的实施例的用于计算每个相邻页面的读取干扰计数的方法的流程图。
在步骤S802中，测试部件710可以控制存储器装置150对目标存储块的全部页面执行顺序写入操作。因此，目标存储块的状态可以恢复到发生读取干扰现象之前的状态。
在步骤S804中，测试部件710可以控制存储器装置150对目标存储块的测试目标页面重复执行读取操作。同时，测试部件710可以计数对目标页面执行测试读取操作的次数。
在步骤S806中，测试部件710可以测量目标存储块中的目标页面的每一个相邻页面的位错误率。
根据本发明的实施例，每当对目标页面执行测试读取操作时，测试部件710可以测量每一个相邻页面的位错误率，或者测试部件710可以仅以在测试读取操作被执行特定次数时测量位错误率。
在步骤S808中，测试部件710可以计算每一个相邻页面的读取干扰计数，以根据与目标页面的页面偏移来计算读取干扰计数。基于从目标页面具有页面偏移的相邻页面的每一个的读取干扰计数，可以获得具有目标存储块中的读取干扰计数与页面偏移之间的关系的表。
根据本发明的实施例，可以通过计算阈值读取计数以及将读取干扰值乘以默认增量来计算读取干扰计数，其中如参照图6A至图6C所述，在阈值读取计数，相邻页面的位错误率达到阈值位错误率，以及通过将触发计数除以阈值读取计数来获得读取干扰值。
根据本发明的实施例，可以通过仅在对目标页面执行特定次数的测试读取操作时测量每一个相邻页面的位错误率以及基于测量的位错误率导出表示执行测试读取操作的次数与位错误率之间的关系的表达式，来计算阈值读取计数。例如，表示关系的表达式可以根据线性回归方程导出，在线性回归方程中，log(阈值读取计数)是自变量并且-log(BER)是因变量。在这种情况下，由于不需要针对每次执行读取操作来测量相邻页面的位错误率，因此可以高效地计算阈值读取计数。
根据本发明的实施例，可以针对每个存储块计算具有读取干扰计数和页面偏移之间的关系的表，并且当在以后根据存储块中的读取操作来计算读取计数时，可以获得读取干扰计数。
根据本发明的实施例，可以针对包括多个存储块的存储块组的每一个来计算具有读取干扰计数和页面偏移之间的关系的表，并且当在以后根据每个存储块组中的读取操作来计算读取计数时，具有读取干扰计数和页面偏移之间的关系的表可以应用于每个存储块组。
根据本发明的实施例，读取干扰计数可以被设置为通过将预定权重分配给读取干扰值而获得的值，其中读取干扰值通过参照图6A至图6C和图8描述的方法进行计算。
例如，当在执行读取操作时存储器装置150的温度较高时，读取干扰现象的影响可能变大。因此，根据本发明的实施例，当在执行读取操作时存储器装置150的温度较高时，通过将计算的读取干扰值乘以与温度相对应的预定第一权重而获得的值可以被设置为读取干扰计数。
根据本发明的实施例，对于参照图6描述的薄弱区域，通过将计算的读取干扰值乘以预定第二权重而获得的值可以被设置为读取干扰计数。
可以根据与以后对任意目标页面执行的读取操作中的目标页面的偏移，来应用具有读取干扰计数和页面偏移之间的关系的表。
图9是描述根据本发明的实施例的根据存储器系统110中的读取命令执行的操作的流程图。
在步骤S902中，控制器130可以控制存储器装置150以响应于从主机102传输的命令，对目标存储块的目标页面执行读取操作。
在步骤S904中，计算部件730可以通过参照图7描述的将根据与目标页面的偏移的读取干扰计数与当前目标页面的每一个相邻页面的先前读取计数相加，来计算每一个相邻页面的当前读取计数。当对目标存储块中的目标页面执行读取操作时，可以基于表来获得目标存储块中的相邻页面的读取干扰计数。在这种情况下，表的页面偏移可以用作相对于目标存储块中的目标页面的页面偏移。
在步骤S906中，确定部件750可以确定存储块的每一个页面的当前读取计数是否超过预定阈值(即，触发计数)。
如果当前读取计数的任何一个超过触发计数(在步骤S906中为“是”)，则控制器130可以对目标存储块执行读取回收操作。
根据本发明的一个实施例，读取回收操作可以包括读取存储块的数据并将读取的数据存储在另一存储块中。
根据本发明的实施例，读取回收操作可以进一步包括校正读取数据的错误。
如果全部当前读取计数都未超过触发计数(在步骤S908中为“否”)，则控制器130可以根据读取命令结束操作。
根据本发明的实施例，当前读取计数可以通过将读取干扰计数与先前读取计数相加来计算，并且可以基于当前读取计数来执行读取回收操作，其中读取干扰计数准确地反映了读取干扰现象对存储块的每个页面的影响程度。因此，由于及时地执行了读取回收操作，所以存储器系统110的性能和可靠性可以得到提高。
在下文中，参照图10至图18，现在将详细描述应用包括根据本发明的实施例的参照图1至图9描述的存储器装置150和控制器130的存储器系统的数据处理系统和电子装置。
图10是示意性地示出根据实施例的包括存储器系统的数据处理系统的示图。图10示意性示出了应用根据实施例的存储器系统的存储卡系统。
参照图10，存储卡系统6100可包括存储器控制器6120、存储器装置6130和连接器6110。
更具体地，存储器控制器6120可被连接至通过非易失性存储器实施的存储器装置6130，并被配置成访问存储器装置6130。例如，存储器控制器6120可被配置成控制存储器装置6130的读取操作、写入操作、擦除操作和后台操作。存储器控制器6120可被配置成提供存储器装置6130和主机之间的接口连接并驱动固件以控制存储器装置6130。也就是说，存储器控制器6120可对应于参照图1描述的存储器系统110的控制器130，并且存储器装置6130可对应于参照图1描述的存储器系统110的存储器装置150。
因此，存储器控制器6120可包括RAM、处理器、主机接口、存储器接口和错误校正部件。
存储器控制器6120可通过连接器6110与例如图1的主机102的外部装置通信。例如，如参照图1所述，存储器控制器6120可被配置成通过诸如以下的各种通信协议中的一种或多种与外部装置通信：通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC(eMMC)、外围组件互连(PCI)、高速PCI(PCIe)、高级技术附件(ATA)、串行ATA、并行ATA、小型计算机系统接口(SCSI)、增强型小型磁盘接口(EDSI)、电子集成驱动器(IDE)、火线、通用闪存(UFS)、WIFI以及蓝牙。因此，根据实施例的存储器系统和数据处理系统可应用于有线/无线电子装置，或者特别是移动电子装置。
存储器装置6130可通过非易失性存储器来实施。例如，存储器装置6130可利用诸如以下的各种非易失性存储器装置中的任何一种来实施：可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、NAND闪速存储器、NOR闪速存储器、相变RAM(PRAM)、电阻式RAM(ReRAM)、铁电RAM(FRAM)以及自旋转移力矩磁性RAM(STT-MRAM)。
存储器控制器6120和存储器装置6130可被集成至单个半导体装置中。例如，存储器控制器6120和存储器装置6130可被集成为形成固态硬盘(SSD)。此外，存储器控制器6120以及存储器装置6130可形成诸如以下的存储卡：PC卡(PCMCIA：个人计算机存储卡国际协会)、标准闪存(CF)卡、智能媒体卡(例如，SM和SMC)、记忆棒、多媒体卡(例如，MMC、RS-MMC、微型MMC和eMMC)、SD卡(例如，SD、迷你SD、微型SD和SDHC)以及通用闪存(UFS)。
图11是示意性地示出根据实施例的包括存储器系统的数据处理系统的另一示例的示图。
参照图11，数据处理系统6200可包括具有一个或多个非易失性存储器的存储器装置6230和用于控制存储器装置6230的存储器控制器6220。图11中所示的数据处理系统6200可用作诸如存储卡(CF、SD、微型SD等)或USB装置的存储介质，如参照图1描述的。存储器装置6230可对应于图1所示的存储器系统110中的存储器装置150，并且存储器控制器6220可对应于图1所示的存储器系统110中的控制器130。
存储器控制器6220可响应于主机6210的请求控制对存储器装置6230的读取操作、写入操作或擦除操作，并且存储器控制器6220可包括一个或多个CPU 6221、诸如RAM 6222的缓冲存储器、ECC电路6223、主机接口6224以及诸如NVM接口6225的存储器接口。
CPU 6221可控制对存储器装置6230的全部操作，例如读取操作、写入操作、文件系统管理操作和坏页面管理操作。RAM 6222可根据CPU 6221的控制来操作，并且用作工作存储器、缓冲存储器或高速缓冲存储器。当RAM 6222用作工作存储器时，由CPU 6221处理的数据可以临时存储在RAM 6222中。当RAM 6222用作缓冲存储器时，RAM 6222可用于缓冲从主机6210传输到存储器装置6230或从存储器装置6230传输到主机6210的数据。当RAM 6222用作高速缓冲存储器时，RAM 6222可辅助低速存储器装置6230以高速运转。
ECC电路6223可对应于图1所示的控制器130的ECC部件138。如参照图1所述，ECC电路6223可生成用于校正从存储器装置6230提供的数据的失效位或错误位的ECC(错误校正码)。ECC电路6223可对被提供给存储器装置6230的数据执行错误校正编码，由此形成具有奇偶校验位的数据。奇偶校验位可被存储在存储器装置6230中。ECC电路6223可对从存储器装置6230输出的数据执行错误校正解码。ECC电路6223可使用奇偶校验位来校正错误。例如，如参照图1所述，ECC电路6223可使用LDPC码、BCH码、涡轮码、里德-所罗门码、卷积码、RSC或诸如TCM或BCM的编码调制来校正错误。
存储器控制器6220可通过主机接口6224向主机6210传输数据/接收来自主机6210的数据，并通过NVM接口6225向存储器装置6230传输数据/接收来自存储器装置6230的数据。主机接口6224可通过PATA总线、SATA总线、SCSI、USB、PCIe或NAND接口而连接到主机6210。存储器控制器6220可利用诸如WiFi或长期演进(LTE)的移动通信协议而具有无线通信功能。存储器控制器6220可以连接到外部装置，例如主机6210或另一外部装置，并且然后将数据传输到外部装置/从外部装置接收数据。特别地，由于存储器控制器6220被配置成通过各种通信协议中的一种或多种与外部装置进行通信，因此根据实施例的存储器系统和数据处理系统可应用于有线/无线电子装置或特别是移动电子装置。
图12是示意性地示出根据实施例的包括存储器系统的数据处理系统的另一示例的示图。图12示意性示出了应用了存储器系统的SSD。
参照图12，SSD 6300可包括控制器6320和包括多个非易失性存储器的存储器装置6340。控制器6320可对应于图1的存储器系统110中的控制器130，并且存储器装置6340可对应于图1的存储器系统中的存储器装置150。
更具体地，控制器6320可通过多个通道CH1至CHi连接至存储器装置6340。控制器6320可包括一个或多个处理器6321、缓冲存储器6325、ECC电路6322、主机接口6324和例如非易失性存储器接口6326的存储器接口。
缓冲存储器6325可临时存储从主机6310提供的数据或从包括在存储器装置6340中的多个闪速存储器NVM提供的数据，或者临时存储多个闪速存储器NVM的元数据，例如，包括映射表的映射数据。缓冲存储器6325可由诸如DRAM、SDRAM、DDR SDRAM、LPDDR SDRAM和GRAM的易失性存储器实现，或者由诸如FRAM、ReRAM、STT-MRAM和PRAM的非易失性存储器实现。为便于描述，图12示出缓冲存储器6325存在于控制器6320中。然而，缓冲存储器6325可存在于控制器6320的外部。
ECC电路6322可在编程操作期间计算待被编程到存储器装置6340的数据的ECC值，在读取操作期间基于ECC值对从存储器装置6340读取的数据执行错误校正操作，并在失效数据恢复操作期间对从存储器装置6340恢复的数据执行错误校正操作。
主机接口6324可提供与诸如主机6310的外部装置的接口功能，并且非易失性存储器接口6326可提供与通过多个通道连接的存储器装置6340的接口功能。
此外，可提供应用了图1的存储器系统110的多个SSD 6300来实施数据处理系统，例如，RAID(独立磁盘冗余阵列)系统。此时，RAID系统可包括多个SSD 6300和用于控制多个SSD 6300的RAID控制器。当RAID控制器响应于从主机6310提供的写入命令执行编程操作时，RAID控制器可根据多个RAID级别，即，从主机6310提供的写入命令的RAID级别信息，在SSD 6300中选择一个或多个存储器系统或SSD 6300，并将对应于写入命令的数据输出到选择的SSD 6300。此外，当RAID控制器响应于从主机6310提供的读取命令执行读取操作时，RAID控制器可根据多个RAID级别，即，从主机6310提供的读取命令的RAID级别信息，在SSD6300中选择一个或多个存储器系统或SSD 6300，并将从所选择的SSD 6300读取的数据提供给主机6310。
图13是示意性地示出根据实施例的包括存储器系统的数据处理系统的另一示例的示图。图13示意性地示出应用了存储器系统的嵌入式多媒体卡(eMMC)。
参照图13，eMMC 6400可包括控制器6430和通过一个或多个NAND闪速存储器实施的存储器装置6440。控制器6430可对应于图1的存储器系统110中的控制器130，并且存储器装置6440可对应于图1的存储器系统110中的存储器装置150。
更具体地，控制器6430可通过多个通道连接至存储器装置6440。控制器6430可包括一个或多个内核6432、主机接口6431和诸如NAND接口6433的存储器接口。
内核6432可控制eMMC 6400的全部操作，主机接口6431可提供控制器6430和主机6410之间的接口功能，并且NAND接口6433可提供存储器装置6440和控制器6430之间的接口功能。例如，主机接口6431可用作并行接口，例如参照图1所描述的MMC接口。此外，主机接口6431可用作串行接口，例如UHS((超高速)-I/UHS-II)接口。
图14至图17是示意性地示出根据一个或多个实施例的包括存储器系统的数据处理系统的其它示例的示图。图14至图17示意性地示出应用了存储器系统的UFS(通用闪速存储)系统。
参照图14至图17，UFS系统6500、6600、6700和6800可分别包括主机6510、6610、6710和6810，UFS装置6520、6620、6720和6820以及UFS卡6530、6630、6730和6830。主机6510、6610、6710和6810可用作有线/无线电子装置或特别是移动电子装置的应用处理器，UFS装置6520、6620、6720和6820可用作嵌入式UFS装置，并且UFS卡6530、6630、6730和6830可用作外部嵌入式UFS装置或可移除UFS卡。
各个UFS系统6500、6600、6700和6800中的主机6510、6610、6710和6810，UFS装置6520、6620、6720和6820以及UFS卡6530、6630、6730和6830可通过UFS协议与外部装置通信，例如有线/无线电子装置或者特别是移动电子装置通信，并且UFS装置6520、6620、6720和6820以及UFS卡6530、6630、6730和6830可由图1所示的存储器系统110实现。例如，在UFS系统6500、6600、6700和6800中，UFS装置6520、6620、6720和6820可参照图11至图13描述的数据处理系统6200、SSD 6300或eMMC 6400的形式来实施，并且UFS卡6530、6630、6730和6830可以参照图10描述的存储卡系统6100的形式来实施。
此外，在UFS系统6500、6600、6700和6800中，主机6510、6610、6710和6810，UFS装置6520、6620、6720和6820以及UFS卡6530、6630、6730和6830可通过例如MIPI(移动产业处理器接口)中的MIPI M-PHY和MIPI UniPro(统一协议)的UFS接口彼此通信。此外，UFS装置6520、6620、6720和6820与UFS卡6530、6630、6730和6830可通过除UFS协议以外的各种协议，例如UFD、MMC、SD、迷你-SD和微型-SD彼此通信。
在图14所示的UFS系统6500中，主机6510、UFS装置6520以及UFS卡6530中的每一个可包括UniPro。主机6510可执行交换操作，以便与UFS装置6520和UFS卡6530通信。特别地，主机6510可通过例如UniPro处的L3交换的链路层交换与UFS装置6520或UFS卡6530通信。此时，UFS装置6520和UFS卡6530可通过主机6510的UniPro处的链路层交换来彼此通信。在实施例中，为便于描述，已经例示其中一个UFS装置6520和一个UFS卡6530连接到主机6510的配置。然而，多个UFS装置和UFS卡可并联或以星型形式连接至主机6410，并且多个UFS卡可并联或以星型形式连接至UFS装置6520，或者串联或以链型形式连接至UFS装置6520。
在图15所示的UFS系统6600中，主机6610、UFS装置6620和UFS卡6630中的每一个可包括UniPro，并且主机6610可通过执行交换操作的交换模块6640，例如，通过在UniPro处执行链路层交换例如L3交换的交换模块6640，与UFS装置6620或UFS卡6630通信。UFS装置6620和UFS卡6630可通过UniPro处的交换模块6640的链路层交换来彼此通信。在本实施例中，为便于描述，已经例示一个UFS装置6620和一个UFS卡6630连接到交换模块6640的配置。然而，多个UFS装置和UFS卡可并联或以星型形式连接至交换模块6640，并且多个UFS卡可串联或以链型形式连接至UFS装置6620。
在图16所示的UFS系统6700中，主机6710、UFS装置6720和UFS卡6730中的每一个可包括UniPro，并且主机6710可通过执行交换操作的交换模块6740，例如通过在UniPro处执行例如L3交换的链路层交换的交换模块6740，与UFS装置6720或UFS卡6730通信。此时，UFS装置6720和UFS卡6730可通过交换模块6740在UniPro处的的链路层交换来彼此通信，并且交换模块6740可在UFS装置6720内部或外部与UFS装置6720集成为一个模块。在本实施例中，为便于描述，已经例示一个UFS装置6720和一个UFS卡6730连接到交换模块6740的配置。然而，每个都包括交换模块6740和UFS装置6720的多个模块可并联或以星型形式连接至主机6710，或者串联或以链型形式彼此连接。此外，多个UFS卡可并联或以星型形式连接至UFS装置6720。
在图17所示的UFS系统6800中，主机6810、UFS装置6820和UFS卡6830中的每一个可包括M-PHY和UniPro。UFS装置6820可执行交换操作，以便与主机6810和UFS卡6830通信。特别地，UFS装置6820可以通过用于与主机6810通信的M-PHY和UniPro模块之间的交换操作和用于与UFS卡6830通信的M-PHY和UniPro模块之间的交换操作，例如通过目标ID(标识符)交换操作，来与主机6810或UFS卡6830通信。此时，主机6810和UFS卡6830可通过UFS装置6820的M-PHY和UniPro模块之间的目标ID交换来彼此通信。在本实施例中，为便于描述，已经例示其中一个UFS装置6820连接到主机6810和一个UFS卡6830连接到UFS装置6820的配置。然而，多个UFS装置可并联或以星型形式连接至主机6810，或串联或以链型形式连接至主机6810，并且多个UFS卡可并联或以星型形式连接至UFS装置6820，或串联或以链型形式连接至UFS装置6820。
图18是示意性地示出根据实施例的包括存储器系统的数据处理系统的另一示例的示图。图18示意性地示出了可能应用了存储器系统的用户系统。
参照图18，用户系统6900可包括应用处理器6930、存储器模块6920、网络模块6940、存储模块6950以及用户接口6910。
更具体地，应用处理器6930可以驱动包括在例如OS的用户系统6900中的部件，并且包括控制用户系统6900中包括的部件的控制器、接口、图形引擎。应用处理器6930可被设置为片上系统(SoC)。
存储器模块6920可用作用户系统6900的主存储器、工作存储器、缓冲存储器或高速缓冲存储器。存储器模块6920可包括诸如DRAM、SDRAM、DDR SDRAM、DDR2 SDRAM、DDR3SDRAM、LPDDR SDRAM、LPDDR2 SDRAM或LPDDR3 SDRAM的易失性RAM，或诸如PRAM、ReRAM、MRAM或FRAM的非易失性RAM。例如，可基于POP(叠层封装)来封装和安装应用处理器6930和存储器模块6920。
网络模块6940可与外部装置通信。例如，网络模块6940不仅可支持有线通信，还可支持诸如以下的各种无线通信：码分多址(CDMA)、全球移动通信系统(GSM)、宽带CDMA(WCDMA)、CDMA-2000、时分多址(TDMA)、长期演进(LTE)、全球微波接入互操作性(Wimax)、无线局域网(WLAN)、超宽带(UWB)、蓝牙、无线显示(WI-DI)，从而与有线/无线电子装置或特别是移动电子装置通信。因此，根据本发明的实施例，存储器系统和数据处理系统可应用于有线/无线电子装置。网络模块6940可被包括在应用处理器6930中。
存储模块6950可存储数据，例如从应用处理器6930接收到的数据，并且将存储的数据传输到应用处理器6930。存储模块6950可由诸如以下的非易失性半导体存储器装置实现：相变RAM(PRAM)、磁性RAM(MRAM)、电阻式RAM(ReRAM)、NAND闪存、NOR闪存和3D NAND闪存，并且存储模块6950可被设置为诸如用户系统6900的存储卡或外部驱动器的可移除存储介质。存储模块6950可对应于参照图1描述的存储器系统110。此外，存储模块6950可被实施为如上参照图12至图17所述的SSD、eMMC和UFS。
用户接口6910可包括用于将数据或命令输入到应用处理器6930或用于将数据输出到外部装置的接口。例如，用户接口6910可包括诸如键盘、小键盘、按钮、触摸面板、触摸屏、触摸板、触摸球、摄像机、麦克风、陀螺仪传感器、振动传感器和压电元件的用户输入接口以及诸如液晶显示器(LCD)、有机发光二极管(OLED)显示装置、有源矩阵OLED(AMOLED)显示装置、LED、扬声器和电动机的用户输出接口。
此外，当图1的存储器系统110应用于用户系统6900的移动电子装置时，应用处理器6930可控制移动电子装置的全部操作，并且网络模块6940可用作用于控制与外部装置的有线/无线通信的通信模块。用户接口6910可在移动电子装置的显示/触摸模块上显示由处理器6930处理的数据或支持从触摸面板接收数据的功能。
根据本发明的实施例，通过反映存储器装置的状态以及执行读取回收操作，存储器系统的性能和可靠性可以得到提高。
虽然已经针对具体实施例描述了本发明，但是对于本领域技术人员显而易见的是，在不脱离如所附权利要求所限定的本发明的精神和范围的情况下，可进行各种改变和修改。

Claims (13)

1.一种操作控制器的方法，所述控制器控制包括由多个页面形成的存储块的存储器装置，所述方法包括：
基于对目标页面执行测试读取操作的次数，来计算所述存储块中的所述目标页面的相邻页面的每个的读取干扰计数；
基于在对所述目标页面的读取操作期间的所述读取干扰计数，来计算所述相邻页面的每个的读取计数；以及
基于所述存储块中的页面的读取计数，来确定是否执行读取回收操作，
其中计算所述读取干扰计数包括：
计算所述相邻页面的每个的阈值读取计数，所述阈值读取计数是当所述相邻页面的读取数据中出现不可校正错误时的所述测试读取操作的次数；
通过将触发计数除以所述相邻页面的每个的阈值读取计数，来计算所述相邻页面的每个的读取干扰值，所述触发计数是触发所述读取回收操作的读取计数；以及
将通过将所述读取干扰值乘以默认增量获得的值设置为所述读取干扰计数。
2.根据权利要求1所述的方法，其中计算所述读取干扰计数包括：
计算所述相邻页面的每个的阈值读取计数，所述阈值读取计数是当所述相邻页面的读取数据中出现不可校正错误时的所述测试读取操作的次数；
通过将触发计数除以所述相邻页面的每个的阈值读取计数，来计算所述相邻页面的每个的读取干扰值，所述触发计数是触发所述读取回收操作的读取计数；以及
将通过将预定权重反映至所述读取干扰值而获得的值设置为所述读取干扰计数。
3.根据权利要求2所述的方法，其中所述预定权重对应于所述相邻页面的温度或位置。
4.根据权利要求1所述的方法，其中计算所述阈值读取计数包括：当作为对所述读取数据执行错误校正操作的结果，出现所述不可校正错误时，获得所述测试读取操作的次数。
5.根据权利要求1所述的方法，其中根据所述相邻页面与所述目标页面的页面偏移来执行所述读取干扰计数的计算。
6.根据权利要求1所述的方法，
其中所述存储器装置包括多个存储块组，所述多个存储块组包括所述存储块，所述多个存储块组中的每个包括预定数量的存储块，并且
其中关于所述存储块组中的每个来执行所述读取干扰计数的计算。
7.一种控制器，所述控制器控制存储器装置，所述存储器装置包括由多个页面形成的存储块，所述控制器包括：
测试部件，基于对目标页面执行测试读取操作的次数，来计算所述存储块中的所述目标页面的相邻页面的每个的读取干扰计数；
计算部件，基于在对所述目标页面的读取操作期间的所述读取干扰计数，来计算所述相邻页面的每个的读取计数；以及
确定部件，基于所述存储块中的页面的读取计数，来确定是否执行读取回收操作，
其中所述测试部件通过以下来计算所述读取干扰计数：
计算所述相邻页面的每个的阈值读取计数，所述阈值读取计数是当所述相邻页面的读取数据中出现不可校正错误时的所述测试读取操作的次数；
通过将触发计数除以所述相邻页面的每个的阈值读取计数，来计算所述相邻页面的每个的读取干扰值，所述触发计数是触发所述读取回收操作的读取计数；以及
将通过将所述读取干扰值乘以默认增量获得的值设置为所述读取干扰计数。
8.根据权利要求7所述的控制器，其中所述测试部件通过以下来计算所述读取干扰计数：
计算所述相邻页面的每个的阈值读取计数，所述阈值读取计数是当所述相邻页面的读取数据中出现不可校正错误时的所述测试读取操作的次数；
通过将触发计数除以所述相邻页面的每个的阈值读取计数，来计算所述相邻页面的每个的读取干扰值，所述触发计数是触发所述读取回收操作的读取计数；以及
将通过将预定权重反映至所述读取干扰值而获得的值设置为所述读取干扰计数。
9.根据权利要求8所述的控制器，其中所述预定权重对应于所述相邻页面的温度或位置。
10.根据权利要求7所述的控制器，其中当作为对所述读取数据执行错误校正操作的结果，出现所述不可校正错误时，所述测试部件通过获得所述测试读取操作的次数来计算所述阈值读取计数。
11.根据权利要求7所述的控制器，其中所述测试部件根据所述相邻页面与所述目标页面的页面偏移来计算所述读取干扰计数。
12.根据权利要求7所述的控制器，
其中所述存储器装置包括多个存储块组，所述多个存储块组包括所述存储块，所述多个存储块组中的每个包括预定数量的存储块，并且
其中所述测试部件关于所述存储块组中的每个来计算所述读取干扰计数。
13.一种存储器系统，包括：
存储器装置，具有包括多个页面的存储块；
控制器：
控制所述存储器装置对所述存储块中的目标页面执行读取操作；
基于具有所述存储块中的读取干扰计数与页面偏移之间的关系的表，来获得所述目标页面的各个相邻页面的读取干扰计数；
通过将所述读取干扰计数累加到所述相邻页面的读取计数来获得所述相邻页面的读取计数；以及
基于所述存储块中的页面的读取计数，来控制所述存储器装置对所述存储块执行读取回收操作，
其中通过对所述存储块中的参考页面的重复测试读取操作来预先确定所述表；并且
其中通过以下操作来获得所述表中的读取干扰计数：
将所述存储块的读取回收触发计数除以所述存储块中的与所述参考页面具有页面偏移的页面的阈值读取计数以产生读取干扰值，所述读取回收触发计数是用于触发所述读取回收操作的读取计数，所述阈值读取计数是当相邻页面的读取数据中出现不可校正错误时的读取操作的次数；以及
将所述读取干扰值乘以默认增量作为所述读取干扰计数。
CN201811585854.5A 2018-05-23 2018-12-25 存储器系统、控制器及其操作方法 Active CN110531922B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2018-0058480 2018-05-23
KR1020180058480A KR102639696B1 (ko) 2018-05-23 2018-05-23 메모리 시스템, 컨트롤러 및 그 동작방법

Publications (2)

Publication Number Publication Date
CN110531922A CN110531922A (zh) 2019-12-03
CN110531922B true CN110531922B (zh) 2023-06-13

Family

ID=68615250

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201811585854.5A Active CN110531922B (zh) 2018-05-23 2018-12-25 存储器系统、控制器及其操作方法

Country Status (3)

Country Link
US (1) US10877883B2 (zh)
KR (1) KR102639696B1 (zh)
CN (1) CN110531922B (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210043778A (ko) * 2019-10-11 2021-04-22 삼성전자주식회사 불휘발성 메모리 장치를 제어하도록 구성된 스토리지 컨트롤러의 동작 방법
TWI775143B (zh) * 2020-09-09 2022-08-21 群聯電子股份有限公司 記憶體管理方法、記憶體儲存裝置及記憶體控制電路單元
CN112068782B (zh) * 2020-09-17 2023-07-25 群联电子股份有限公司 存储器管理方法、存储器存储装置及存储器控制电路单元
US11656936B2 (en) 2021-09-07 2023-05-23 Micron Technology, Inc. Managing write disturb for units of memory in a memory sub-system
US11676671B1 (en) * 2022-01-22 2023-06-13 Dell Products L.P. Amplification-based read disturb information determination system
US11929135B2 (en) 2022-01-22 2024-03-12 Dell Products L.P. Read disturb information determination system

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017058870A (ja) * 2015-09-15 2017-03-23 ラピスセミコンダクタ株式会社 メモリ制御装置及びメモリ制御方法
CN107015917A (zh) * 2015-12-18 2017-08-04 三星电子株式会社 储存装置和其读取回收方法
CN107240418A (zh) * 2016-03-28 2017-10-10 爱思开海力士有限公司 存储器系统及其操作方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102025263B1 (ko) * 2012-10-05 2019-09-25 삼성전자주식회사 메모리 시스템 및 그것의 읽기 교정 방법
KR102089532B1 (ko) * 2013-02-06 2020-03-16 삼성전자주식회사 메모리 컨트롤러, 메모리 시스템 및 메모리 시스템의 동작 방법
KR102233074B1 (ko) * 2014-10-08 2021-03-30 삼성전자주식회사 저장 장치 및 그것의 신뢰성 검증 방법
KR20160099218A (ko) 2015-02-12 2016-08-22 삼성전자주식회사 디스플레이 장치 및 디스플레이 방법
US10108472B2 (en) * 2015-05-13 2018-10-23 SK Hynix Inc. Adaptive read disturb reclaim policy
US10147500B2 (en) * 2015-05-22 2018-12-04 SK Hynix Inc. Hybrid read disturb count management
KR20160146332A (ko) * 2015-06-12 2016-12-21 에스케이하이닉스 주식회사 복수의 저장 영역들을 포함하는 메모리 시스템 및 그것의 동작 방법
US9653176B2 (en) * 2015-06-16 2017-05-16 Sk Hynix Memory Solutions Inc. Read disturb reclaim policy
KR102530905B1 (ko) 2016-02-15 2023-05-11 에스케이하이닉스 주식회사 메모리 시스템 및 그의 동작 방법
KR102606490B1 (ko) * 2016-06-30 2023-11-30 삼성전자주식회사 불휘발성 메모리 장치 및 컨트롤러를 포함하는 스토리지 장치

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017058870A (ja) * 2015-09-15 2017-03-23 ラピスセミコンダクタ株式会社 メモリ制御装置及びメモリ制御方法
CN107015917A (zh) * 2015-12-18 2017-08-04 三星电子株式会社 储存装置和其读取回收方法
CN107240418A (zh) * 2016-03-28 2017-10-10 爱思开海力士有限公司 存储器系统及其操作方法

Also Published As

Publication number Publication date
KR102639696B1 (ko) 2024-02-23
KR20190133483A (ko) 2019-12-03
CN110531922A (zh) 2019-12-03
US20190361806A1 (en) 2019-11-28
US10877883B2 (en) 2020-12-29

Similar Documents

Publication Publication Date Title
US10942660B2 (en) Memory system for peforming compression based on map data pattern and operating method thereof
CN107766257B (zh) 存储器系统及其操作方法
CN110471866B (zh) 存储器系统和存储器系统的操作方法
US10866898B2 (en) Method and apparatus for migrating data between nonvolatile main memory and first or second caches
CN110531922B (zh) 存储器系统、控制器及其操作方法
CN110347330B (zh) 存储器系统及其操作方法
US20190107961A1 (en) Memory system and operating method of the same
CN109390003B (zh) 存储器系统及其操作方法
CN110457230B (zh) 存储器系统及其操作方法
CN110032471B (zh) 存储器系统及其操作方法
CN110489271B (zh) 存储器系统及其操作方法
CN109656470B (zh) 存储器系统及其操作方法
CN110197692B (zh) 存储器系统及其操作方法
CN107767897B (zh) 存储器系统及其操作方法
CN110781095A (zh) 控制器及其操作方法
CN110045914B (zh) 存储器系统及其操作方法
CN110751972A (zh) 存储器系统及该存储器系统的操作方法
US10489084B2 (en) Method and system for reclaiming memory using read counts
CN110910941A (zh) 存储器系统及其操作方法
US10768839B2 (en) Memory system and operating method thereof
US10460809B2 (en) Memory system and operating method thereof
US10803960B2 (en) Memory device and operation method thereof
CN107436730B (zh) 数据处理系统及其操作方法
KR20190083862A (ko) 메모리 시스템 및 메모리 시스템의 동작방법
CN110349615B (zh) 控制器、其操作方法及包括控制器的存储器系统

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant