CN110521165B

CN110521165B - 用于由节拍信号和数据信号形成数字值的方法

Info

Publication number: CN110521165B
Application number: CN201880022036.6A
Authority: CN
Inventors: 贝恩德·维茨戈夫斯基
Original assignee: Leica Microsystems CMS GmbH
Current assignee: Leica Microsystems CMS GmbH
Priority date: 2017-04-07
Filing date: 2018-04-04
Publication date: 2022-02-25
Anticipated expiration: 2038-04-04
Also published as: EP3607693B1; US20200041961A1; EP3607693A1; US10824116B2; CN110521165A; JP7309612B2; WO2018185121A1; DE102017107560B3; JP2020517152A

Abstract

本发明涉及一种用于由节拍信号(101)和数字的数据信号(102)形成数字值的方法，其中，对所述节拍信号(101)予以采样，以便得到节拍信号数字值序列；其中，对所述数字的数据信号(102)予以采样，以便得到数据信号数字值序列；其中，由所述节拍信号数字值序列确定出采样时间点，在所述采样时间点由所述数据信号数字值序列提取出数据信号数字值；其中，由所述数据信号数字值形成所述数字值。

Description

用于由节拍信号和数据信号形成数字值的方法

技术领域

本发明涉及一种用于由节拍信号和数字数据信号形成数字值的方法以及一种用于实施该方法的计算单元。

背景技术

在显微术例如共焦显微术中使用了许多传感器，这些传感器的模拟的输出信号必须予以数字化以便后续处理。为此可以使用广泛的例如作为成品模块可得到的模-数变换器 (ADU或ADC)或模-数转换器。特别是为了简化地设计布线，通常使用具有串行输出的模-数变换器，其中，通过几条线(例如位时钟、数据和帧)将数字值作为位流输出。可以在常规的集成电路(IC)或FPGA(现场可编程门阵列)中对位流进行后续处理，其中，相关方法在很大程度上是公知的，并且在常规的模块例如Xilinx的Virtex或Kintex-FPGA 或相应器件中已经准备好了。

但是，在同时评估不同ADU的众多位流时(这比如尤其是在具有众多光电传感器的共焦显微镜中会遇到)，特别是在时序方面会出现问题。一方面，在已知的评估方法中，尤其是节拍信号(位时钟)和数据信号(数据)必须再次同步，因为通过信号处理最初会出现相移(例如参见Xilinx的“位时钟对齐”，应用说明：Virtex-4和Virtex-5 FPGA，XAPP866(v3.0)，2008年4月7日)。另一方面，当涉及相距模块不同距离的多个ADU时，此问题会更加严重。

发明内容

根据本发明，提出具有独立权利要求的特征的一种用于由节拍信号和数字数据信号形成数字值的方法以及一种用于实施该方法的计算单元。有利的设计是从属权利要求以及后续说明的主题。

本发明基于如下构思：评估模块(IC或FPGA)中的数字值的形成不是通过牵涉到开篇提到的问题的常规方法来进行的，而是采用(“简单的”)信号采样，该信号采样同样在所提到的模块中准备好，并且可以采用在GHz范围内的很高的采样率。通过这种方式，从由ADU输出的信号(至少节拍信号和数据信号)中生成信号数字值序列并予以处理。由于对不同信号的采样基本上同时进行，因此不会出现在各信号之间的相移或其它时序问题。因此，通过本发明提出了一种稳健、准确且易于实施的方法，其用来特别是由采用串行输出的ADU的输出信号来形成数字值。

优选地，由在节拍信号数字值序列中的值变化来确定采样时间点。即，可以非常简单地通过分析节拍信号来确定在数据信号具有用于后续处理所需的值时的采样时间点。通常的采样时间点位于节拍信号的边沿，或者位于各边沿之间(优选在中间)。合适的采样时间点和边沿之间的具体关系由所用的ADU的数据页可知。因此，与现有技术相反，不需要繁琐的措施，例如设置状态自动机和受其控制的延迟元件。

节拍信号数字值序列最好是二进制的值序列，即仅由两个值(通常为“0”和“1”)组成的值序列。由此可以减少采样和计算工作量，而不会不利地影响评估。

根据一种优选的实施方式，节拍信号和/或数字的数据信号被过采样。优选地，采样频率是节拍信号的频率的8倍或16倍。在节拍信号的过采样情况下，可以在时间方面特别准确地确定节拍信号的通常对数据信号的采样时间点起决定作用的边沿。在优选以与节拍信号相同的采样率对数据信号进行过采样时，有足够多的并且—根据采样率—也精确地或者几乎精确地在采样时间点被采样的数据信号数字值可供使用，从而也可以容易地选择这些数据信号数字值，以便形成数字值。然而原则上足够的是，仅在采样时间点对数据信号进行采样，只要足够早地知道这些采样时间点。

优选地，数据信号数字值序列是二进制的值序列。由于源自常规的采用串行输出的ADU 的数据信号是二进制信号，因此将数据信号数字值序列实现为二进制值序列也就足够了。由此可以减少采样和计算工作量，而不会不利地影响评估。

用来形成数字值的一种特别优选的方案包括，数据信号数字值形成为数字值的位。因此，仅需要简单的运算即可形成数字值。

由于常规的ADU通常也输出帧信号(帧时钟)，因此根据本发明的一种改进，优选地也对该帧信号进行采样。于是，由此得到的帧信号数字值序列可以有利地附加地用于形成数字值。例如，帧信号可以表明，来自数据信号的哪些位属于同一个数字值。例如，帧信号的每个周期对应于一个数字值。

如果需要，可以对信号和/或信号数字值序列进行滤波，以便消除干扰。特别地，可以使用低通滤波器来滤除噪声等。

根据本发明的计算单元，例如集成电路(IC)或FPGA，特别是在显微镜的控制器中被设计用于实施根据本发明的方法。

本发明可以有利地在显微术特别是共焦显微术中使用，因为在那里要尽可能同时检测众多的信号，比如由光电倍增器、雪崩光电二极管阵列(硅光电倍增器，SiPM)、光电二极管、锁相放大器的模拟输出端或者使用者从其测量仪生成的模拟信号(该模拟信号应与图像同步地记录)，因为必须在由此生成的图像中在像素位置在相同的时间点显示传感器的状态。如果相继地拍摄多个图像，则图像序列就会反映样本的时间变化。因此，时间相关性对于全部的时变样本都是必需的。

本发明的其它优点和设计可由说明书和附图得到。

应当理解，在不脱离本发明的范围的情况下，前述特征和下面还要介绍的特征不仅可按分别给出的组合使用，而且可按其它组合使用，或者单独使用。

本发明借助实施例在附图中示出，并且在下面将参考附图予以描述。

附图说明

图1示意性地示出了比如由采用串行输出的ADU输出的典型信号；

图2示意性地示出了根据本发明的优选实施方式的对图1的信号的采样；

图3示意性地示出了根据本发明的计算单元的优选实施方式。

具体实施方式

图1中示意性地示出了比如由采用串行输出的ADU输出的三个典型信号。特别地示出了用101(位_时钟)表示的节拍信号、用102(数据)表示的数据信号和用103(帧_时钟) 表示的帧信号。

节拍信号101表示信号的基本节拍，且尤其用来识别出数据信号102中的位。在所示实施方式中，特别是节拍信号中的每个上升边沿和每个下降边沿都表示数据信号中的一位。因此，这就是所谓的DDR-信号(双倍数据速率)。帧信号103用于识别属于同一个数字值的那些位。在当前例子中，数据信号中的数字值(字节)的八个示范性的位用D0～D7表示。但原则上，一个数字值也可以包含8个以上的位，例如扩展至10、12或16个位。根据具体值(例如“0”或“1”)，每个位的信号电平为“高”或“低”。

下面参考图2和3描述本发明的优选实施方式，其中，图2示意性地示出了对图1的信号的采样，而图3示意性地示出了根据本发明的计算单元的优选实施方式。

图3中示出由根据本发明的优选实施方式的计算单元300和一个或多个与该计算单元连接的采用串行输出的模-数变换器200(ADC)及分别与一个或多个ADC 200连接的传感器1、2…构成的示范性总成。这种总成尤其可以有利地应用在必须同时检测众多模拟信号的测量设备如特别是共焦显微镜中。

传感器1、2…可以是任意的传感器，共焦显微镜例如是光电探测器。ADC 200可以是常见的特别是多信道的采用串行输出的模-数变换器。计算单元200例如是通常的FPGA(现场可编程门阵列)。

由ADC 200提供的信号被输送给FPGA 300，并且如图2中所示予以采样，为此采用采样元件301，其采样率尤其可调节。

在图2中示出，对数据信号102、节拍信号101和帧信号103进行采样，以便得到相应的信号数字值序列。例如，采样率由采样节拍信号104(采样_时钟)规定。例如，既对采样节拍信号104的上升边沿又对其下降边沿进行采样，其中，在信号101-103中得到的测量值用实心圆或空心圆表示。可见，在所示的示例中，信号101-103被过采样，其中，采样频率大约是节拍信号101的频率的4.5～5倍。

为了简化评估和后续处理，把仅由值“0”和“1”组成的二进制值序列用作信号数字值序列。为此，尤其是所谓的解串器适宜作为采样元件301。该解串器例如由按一定方式互连的触发器的总成构成。有利地，仅阈值开关位于FPGA的相关输入端处，以便区分表示逻辑信号的电压电平。

因此，在所示的例子中，节拍信号数字值序列由1000001111…组成，数据信号数字值序列例如由1111111111…(实心圆)组成，帧信号数字值序列由0011111111…组成，因此：

信号数字值序列被输送给存储元件302，例如所谓的桶式移位器。存储元件302用于暂存和有针对性地传递信号数字值序列的一部分，以便能够进一步处理它们。每个存储元件 302的宽度大小必须设计成存储节拍信号101的至少一个周期，即在此至少9-10个位。有利地，每个存储元件302的大小都被设计成适应于该节拍信号的两个周期。这便于发现电平变化。

每个暂存的部分-节拍信号数字值序列都被输送给评估元件303，该评估元件检查部分- 节拍信号数字值序列的值变化。在上面的示例中，可探测到从第一位置到第二位置的从1 到0的值变化和从第六位置到第七位置的从0到1的值变化。这些值变化被理解为节拍信号101中的边沿。在了解所使用的ADC的情况下，由此例如可以将第四位置确定为数据信号102的合适的采样时间点。该信息被传送到提取元件304，该提取元件从部分-数据信号数字值序列和部分-帧信号数字值序列中提取出相关的位，并输送给数字值形成元件305。

如果多个不同的ADC 200与FPGA 300连接，则ADC和FPGA之间的相应的各距离通常也不同，从而不同的ADC 200的信号具有不同的相位关系。在这种情况下，存储元件302 或特殊延迟元件(未示出)可以用于使这些相位同步，即，使得较早出现的信号延迟，直到这些信号与较晚出现的信号尽可能相位相同。

此外，评估元件303根据评估的过程来引起从存储元件302中传输新的部分-节拍信号数字值序列、部分-数据信号数字值序列和部分-帧信号数字值序列。

经过足够多的步骤之后，然后在数字值形成元件305中存在用于形成数字值D所需的全部信息(在这里是位)，并且形成了数字值D。

Claims

1.一种用于由节拍信号（101）和数字的数据信号（102）形成数字值D的方法，

其中，对所述节拍信号（101）予以采样，以便得到节拍信号数字值序列；

其中，对所述数字的数据信号（102）予以采样，以便得到数据信号数字值序列；

其中，由所述节拍信号数字值序列确定出采样时间点，在所述采样时间点由所述数据信号数字值序列提取出数据信号数字值；

其中，由所述数据信号数字值形成所述数字值D。

2.如权利要求1所述的方法，其中，由在所述节拍信号数字值序列中的值变化来确定所述采样时间点。

3.如权利要求1或2所述的方法，其中，所述节拍信号数字值序列是二进制的值序列。

4.如权利要求1所述的方法，其中，对所述节拍信号（101）进行过采样。

5.如权利要求1所述的方法，其中，对所述数字的数据信号（102）进行过采样，或者仅在采样时间点进行采样，以便得到所述数据信号数字值序列。

6.如权利要求1所述的方法，其中，所述数据信号数字值序列是二进制的值序列。

7.如权利要求6所述的方法，其中，由所述数据信号数字值形成所述数字值，其方式为，所述数据信号数字值形成所述数字值的位。

8.如权利要求1所述的方法，其中，对帧信号（103）进行采样，以便得到帧信号数字值序列，其中，附加地使用所述帧信号数字值序列形成所述数字值D。

9.如权利要求1所述的方法，其中，由采用串行输出的模-数变换器（200）输出所述节拍信号（101）和所述数字的数据信号（102）。

10.一种计算单元（300），被设计用于实施根据前述权利要求中任一项的方法。

11.如权利要求10所述的计算单元（300），其被设计成集成电路。

12.如权利要求11所述的计算单元（300），其被设计成FPGA。

13.一种显微镜，具有根据权利要求10或11的计算单元（300）。