CN110504185B - Esd保护单元的测试及加固方法 - Google Patents
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Abstract
本发明公开了一种ESD保护单元的测试及加固方法，ESD保护单元设置在待测试芯片中，包括：对待测试芯片施加ESD放电应力；对待测试芯片的管脚进行监测，根据监测结果判断是否为ESD失效；若判断结果为ESD失效，则对待测试芯片进行开封，通过结构分析确定待测试芯片的ESD保护单元中的失效点；对ESD保护单元中的失效点进行加固仿真测试；在测试结果满足要求时，对待测试芯片进行加固；对加固后的芯片重新施加ESD放电应力，并进行监测，直至结果判断为ESD有效为止。本实施例提供的ESD保护单元的测试及加固方法，通过EDA软件对ESD保护单元进行仿真测试，保证芯片通过ESD设计要求并在正常工作状态下具备较高的鲁棒性。
Description
技术领域
本发明是关于集成电路，特别是关于一种ESD保护单元的测试及加固方法。
背景技术
对于集成电路，静电放电(英文全称：Electro-Static discharge，英文缩写：ESD)现象伴随产品的整个周期，在制造、封装、运输和使用的过程中，都有可能受到ESD事件的威胁。当外部环境或者芯片内部积累了一定量的电荷，且芯片管脚和外界相接，导致积累的电荷流入或者流出芯片，产生瞬间的大电流和高电压，从而损伤芯片。同时静电放电过程还会存在热效应，可以导致金属-氧化物半导体场效应晶体管MOSFET的融化，发生热击穿。通常情况下，由于器件结构和尺寸的限制，先进工艺制程集成电路芯片ESD防护能力不断下降，55nm及以下工艺栅氧厚度下降到了2nm以下，对ESD事件更加敏感和脆弱。德州仪器公司的调查结果显示，约有58％的芯片失效和ESD有关。ESD事件最显著的特点就是瞬间电压高。如果没有有效的防护措施，芯片就极容易因为ESD而损毁。在芯片设计后端或量产定型阶段如何精确评估芯片ESD失效模式，精确定位失效位置是改进芯片ESD设计和工艺的重要前提和支撑。因此，优化测试流程、开发新的芯片ESD保护单元及研究现有保护单元的加固技术，从而提升芯片ESD鲁棒性是集成电路行业一直关注的问题。
现有技术中，在芯片量产阶段要进行ESD等级测试，具体方法为：按照产品设计手册进行不同放电模式下的ESD测试，测试完成后自动给出产品是否符合DATA Sheet给定的ESD防护等级。随后将结果反馈给设计人员，设计人员针对失效进行芯片加固等操作。
基于此，本申请的发明人发现，此种测试方法虽然能测得出产品是否符合ESD设计要求，但是设计人员无法根据测试结果对芯片进行改进，需要基于经验进行ESD防护电路的加固，此做法要求相关人员具备大量的ESD电路设计经验，对工程师要求较高，影响产品量产进度、增加成本。并且，针对ESD失效不能给出如何提升ESD防护等级的技术措施，属于被动测试型。
公开于该背景技术部分的信息仅仅旨在增加对本发明的总体背景的理解，而不应当被视为承认或以任何形式暗示该信息构成已为本领域一般技术人员所公知的现有技术。
发明内容
本发明的目的在于提供一种ESD保护单元的测试及加固方法，其能够主动的对ESD进行测试及加固仿真，提高加固的成功率。
为实现上述目的，本发明提供了一种ESD保护单元的测试及加固方法，ESD保护单元设置在待测试芯片中，包括：对待测试芯片施加ESD放电应力；对待测试芯片的管脚进行监测，根据监测结果判断是否为ESD失效；若判断结果为ESD失效，则对待测试芯片进行开封，通过结构分析确定待测试芯片的ESD保护单元中的失效点；对ESD保护单元中的失效点进行加固仿真测试；在测试结果满足要求时，对待测试芯片进行加固；对加固后的芯片重新施加ESD放电应力，并进行监测，直至结果判断为ESD有效为止。
在一优选的实施方式中，所述根据监测结果判断是否为ESD失效包括：若监测结果在待测试芯片的设定阈值范围内，并且满足功能测试，则判断为ESD有效。
在一优选的实施方式中，所述根据监测结果判断是否为ESD失效还包括：若监测结果在待测试芯片的设定阈值范围外，或不满足功能测试，则判断为ESD失效。
在一优选的实施方式中，所述对ESD保护单元中的失效点进行加固仿真测试包括：通过EDA软件对ESD保护单元中的失效点施加激励源；模拟在此激励源下的所述ESD保护单元中的失效点的电流和电压分布情况；模拟改变失效点的单个器件或者电路布局，测试改变后的失效点的电流和电压分布情况。
在一优选的实施方式中，所述在测试结果满足要求时，对待测试芯片进行加固包括：若改变后的失效点的电流和电压分布情况满足要求，则根据模拟的结果改变所述ESD保护单元中的单个器件或者优化电路布局。
在一优选的实施方式中，所述通过结构分析确定待测试芯片的ESD保护单元中的失效点包括：对待测试芯片进行热点分析；对待测试芯片进行研磨去层及SEM/FIB的结构分析；基于上述分析结果确定待测试芯片的ESD保护单元中的失效点。
与现有技术相比，根据本发明的ESD保护单元的测试及加固方法，在测试失效后的改进给出仿真结果指导，通过EDA软件的辅助仿真ESD保护单元，保证在保护器件选择、版图面积、ESD保护能力、寄生参数影响等设计参量之间取得最优化的结果，从而缩短设计周期，保证芯片通过ESD设计要求并在正常工作状态下具备较高的鲁棒性。借助于仿真软件方便快捷、相对易操作的特点能够及时看到改进后的效果，若满足则进行实际的生产验证。通过此流程可大大节省生产验证成本和产品设计、迭代的时间。
附图说明
图1是根据本发明一实施方式的ESD保护单元的测试及加固方法的流程图。
具体实施方式
下面结合附图，对本发明的具体实施方式进行详细描述，但应当理解本发明的保护范围并不受具体实施方式的限制。
除非另有其它明确表示，否则在整个说明书和权利要求书中，术语“包括”或其变换如“包含”或“包括有”等等将被理解为包括所陈述的元件或组成部分，而并未排除其它元件或其它组成部分。
如图1所示，根据本发明优选实施方式的ESD保护单元的测试及加固方法的流程图，待测试芯片包括ESD保护单元，ESD保护单元的作用为提供ESD保护，为ESD过程中产生的大电流提供一条低阻的泄放通道，防止其对核心电路造成损伤。本实施例提供的ESD保护单元的测试及加固方法包括：步骤S1-S6。
在步骤S1中，对待测试芯片施加ESD放电应力。
具体的，通过ESD测试设备(如KeyTek Zapmaster)向待测试芯片施加ESD放电电压。
在步骤S2中，对待测试芯片的管脚进行监测，根据监测结果判断是否为ESD失效。
其中，ESD失效指的是ESD保护单元是否失效，监测结果可以是各管脚的电流电压曲线。需要针对待测试芯片的管脚进行分别监测，以确定与该管脚连接的保护单元内部电路是否失效。
步骤S2可以通过以下方式进行判断。若监测结果在待测试芯片的设定阈值范围内，并且满足功能测试，则判断为ESD有效。若监测结果在待测试芯片的设定阈值范围外，或不满足功能测试，则判断为ESD失效。
进一步地，监测结果在待测试芯片的设定阈值范围内可以是电流电压曲线漂移在20％～40％之间，但是具体值视具体要求而定。功能测试为是否可以实现芯片预设的应该具有的功能，例如能够实现正常的指令读写操作，数据没有出现错误或丢失等情况。
在步骤S3中，若判断结果为ESD失效，则对待测试芯片进行开封，通过结构分析确定待测试芯片的ESD保护单元中的失效点。
具体的，首先对待测试芯片通过EMMI/OBIRCH进行热点分析；在检测过程中对失效管脚施加一定的电压或电流，由于EMMI/OBIRCH的激光扫描过程中温度的变化引起阻值的变化，因此，通过阻值不同导致的热成像的差异可以找出失效位置。失效管脚是判定ESD失效时对应的管脚。
其次，对待测试芯片进行研磨去层及SEM/FIB的结构分析，具体的通过扫描电镜(SEM)/聚焦离子束(FIB)的精细观察精确定位微米或纳米级的失效点和失效现象。
基于上述分析结果确定待测试芯片的ESD保护单元中的失效点。
在步骤S4中，对ESD保护单元中的失效点进行加固仿真测试。
具体的，可以包括：通过EDA软件对ESD保护单元中的失效点施加激励源；模拟在此激励源下的所述ESD保护单元中的失效点的电流和电压分布情况；模拟改变失效点的单个器件或者电路布局，测试改变后的失效点的电流和电压分布情况；
本实施例中，基于产品设要求及实际应用场景确定ESD放电模式，随后对芯片施加ESD放电应力在动态电性的检测下判定ESD结果，若失效则进行失效机理分析，包括开封、热点分析和研磨去层及SEM/FIB的结构分析，最后基于分析结果进行失效现象、位置和原因的分析。
在步骤S5中，在测得的改变后的失效点的电流和电压分布情况满足要求时，对待测试芯片进行加固。
其中，上述要求指的是满足芯片设计要求，比如要求ESD防护等级达到能承受4000V的电压，在此条件下测试后芯片依然可以正常工作。
具体的，对待测试芯片中的ESD保护单元进行加固。若改变后的失效点的电流和电压分布情况满足要求，说明仿真的器件或布局可以满足要求，则根据模拟的结果也就是仿真中设置的器件参数及布局，改变所述ESD保护单元中的单个器件或者优化电路布局。
在步骤S6中，对加固后的芯片重新施加ESD放电应力，并进行监测，即重复上述步骤直至结果判断为ESD有效为止。
具体的，加固完成后，如果判断为ESD有效，则进行生产验证。通过此流程的改进将ESD测试过程变被动为主动，形成一个从测试方案制定、测试、失效分析和后续改进方案设计的完整闭环。
由此，本实施例在测试失效后的改进给出仿真结果指导，通过EDA软件的辅助仿真ESD保护单元，保证在保护器件选择、版图面积、ESD保护能力、寄生参数影响等设计参量之间取得最优化的结果，从而缩短设计周期，保证芯片通过ESD设计要求并在正常工作状态下具备较高的鲁棒性。借助于仿真软件方便快捷、相对易操作的特点能够及时看到改进后的效果，若满足则进行实际的生产验证。通过此流程可大大节省生产验证成本和产品设计、迭代的时间。
本领域内的技术人员应明白，本申请的实施例可提供为方法、系统、或计算机程序产品。因此，本申请可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本申请可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器、CD-ROM、光学存储器等)上实施的计算机程序产品的形式。
本申请是参照根据本申请实施例的方法、设备(系统)、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。
这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。
这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。
前述对本发明的具体示例性实施方案的描述是为了说明和例证的目的。这些描述并非想将本发明限定为所公开的精确形式，并且很显然，根据上述教导，可以进行很多改变和变化。对示例性实施例进行选择和描述的目的在于解释本发明的特定原理及其实际应用，从而使得本领域的技术人员能够实现并利用本发明的各种不同的示例性实施方案以及各种不同的选择和改变。本发明的范围意在由权利要求书及其等同形式所限定。
Claims (5)
1.一种ESD保护单元的测试及加固方法，ESD保护单元设置在待测试芯片中，其特征在于，包括：
对待测试芯片施加ESD放电应力；
对待测试芯片的管脚进行监测，根据监测结果判断是否为ESD失效；
若判断结果为ESD失效，则对待测试芯片进行开封，通过结构分析确定待测试芯片的ESD保护单元中的失效点；
对ESD保护单元中的失效点进行加固仿真测试，其包括：通过EDA软件对ESD保护单元中的失效点施加激励源；模拟在此激励源下的所述ESD保护单元中的失效点的电流和电压分布情况；模拟改变失效点的单个器件或者电路布局，测试改变后的失效点的电流和电压分布情况；
在测试结果满足要求时，对待测试芯片进行加固；
对加固后的芯片重新施加ESD放电应力，并进行监测，直至结果判断为ESD有效为止。
2.如权利要求1所述的测试及加固方法，其特征在于，所述根据监测结果判断是否为ESD失效包括：
若监测结果在待测试芯片的设定阈值范围内，并且满足功能测试，则判断为ESD有效。
3.如权利要求1所述的测试及加固方法，其特征在于，所述根据监测结果判断是否为ESD失效还包括：
若监测结果在待测试芯片的设定阈值范围外，或不满足功能测试，则判断为ESD失效。
4.如权利要求1所述的测试及加固方法，其特征在于，所述在测试结果满足要求时，对待测试芯片进行加固包括：
若改变后的失效点的电流和电压分布情况满足要求，则根据模拟的结果改变所述ESD保护单元中的单个器件或者优化电路布局。
5.如权利要求1所述的测试及加固方法，其特征在于，所述通过结构分析确定待测试芯片的ESD保护单元中的失效点包括：
对待测试芯片进行热点分析；
对待测试芯片进行研磨去层及SEM/FIB的结构分析；
基于上述分析结果确定待测试芯片的ESD保护单元中的失效点。
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