CN110473785A - 用euv自对准的内部间隔 - Google Patents

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    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel

Abstract

一种形成水平纳米线或纳米片的对准栅极的方法，该方法包括：提供(110)晶片，所述晶片包含牺牲层(4)和功能层(3)交替的至少一个鳍片，以及覆盖第一端(21)和第二端(22)之间的鳍片区域的伪栅极(1)；至少部分去除(120)第一端(21)和第二端(22)处的牺牲层(4)，由此在第一端和第二端(21、22)处的功能层之间形成空隙，以使得空隙被伪栅极部分覆盖；(130)提供EUV曝光时氧化的抗蚀剂材料；(140)使得晶片暴露于EUV光；(150)选择性去除伪栅极和未曝光的抗蚀剂；(160)在第一端(21)和第二端(22)处曝光的抗蚀剂之间以及在功能层之间形成栅极。

Description

用EUV自对准的内部间隔
技术领域
本发明涉及包括纳米线或纳米片的半导体器件领域。更具体地说，本发明涉及形成包含纳米线或纳米片的半导体器件的方法。
发明背景
由Si/SiGe超晶格构建的堆叠的纳米线是7nm节点架构的主要竞争者之一，因为卷绕的栅极为通道提供了最终控制。
该架构的复杂性源于需要在通道之间集成栅极。为了使得连接部与埋入式栅极分开，必须包含内部间隔。否则晶体管的寄生电容会过度损坏电性能。在标准流程中，通过牺牲SiGe的湿蚀刻来处理内部间隔(限定埋入式栅极的长度)。在牺牲SiGe凹陷后，从侧面插入内部间隔(参见例如美国专利9,484,447B2)。
这在纳米线堆叠体中产生了栅极长度变化的额外问题，因为埋入式栅极长度由间隔凹陷限定，并且因此未与顶部栅极自对准。因此，栅极长度变化可以出现在堆叠在一起的不同纳米线之间。
为了解决该问题，开发了使用电子束和HSQ光刻的“纳米线优先”流程。其利用电子束光刻技术通过堆叠的通道来暴露HSQ，并通过CEA-LETI进行开发，并在Coquand VLSI2013的“最终自对准平面双栅极和全环栅纳米线晶体管的创新型硅穿孔3D光刻技术(Innovative through-Si 3D lithography for ultimate Self-Aligned PlanarDouble-Gate and Gate-All-Around nanowire transistors)”中进行了解释。与在伪栅极去除后释放SiGe的标准流程(例如，美国专利9,484,447B2)不同，纳米线在伪栅极形成之前被释放。因为电子束工艺的低产量以及在通道侧面的柱(需要其维持释放的纳米线而没有支撑栅极)，该流程难以应用于工业环境。
考虑到这些问题，在形成包含纳米线或纳米片的半导体器件的方法中还存在改进空间。
发明内容
本发明实施方式的一个目的是提供形成包含纳米线或纳米片的半导体装置的良好方法。
上述目的是通过本发明所述的方法和装置实现的。
本发明的实施方式涉及一种形成水平纳米线或纳米片的对准栅极的方法。这些方法包括以下步骤。
提供晶片。该晶片包含半导体结构，所述半导体结构包含至少一个鳍片。所述至少一个鳍片包含牺牲层与功能层交替的堆叠体。半导体结构包含伪栅极，所述伪栅极覆盖了区域第一端和区域第二端之间的鳍片区域。
至少部分去除在区域的第一端和第二端处功能层之间的牺牲层。由此，在区域的第一端处的功能层之间形成空隙，并且在区域的第二端处的功能层之间形成空隙。第一端处的空隙被伪栅极部分覆盖，并且部分并未被伪栅极覆盖。第二端处的空隙被伪栅极部分覆盖，并且部分并未被伪栅极覆盖。
将抗蚀剂材料提供至区域的第一端处的空隙中和区域的第二端处的空隙中。对抗蚀剂材料进行选择以使得其在EUV曝光时氧化。
使晶片暴露于EUV光，由此将曝光的抗蚀剂转化为氧化物。仅未被伪栅极覆盖的抗蚀剂会被曝光。伪栅极下的抗蚀剂是未曝光的。
选择性去除伪栅极和未曝光的抗蚀剂。
在区域的第一端处曝光的抗蚀剂与第二端处曝光的抗蚀剂之间以及在功能层之间形成栅极。因此，获得与在区域的第一端和第二端处曝光的抗蚀剂对准的栅极。这些栅极是用于功能层的栅极。由此，功能层对应于纳米线或纳米片。
通过使用EUV/抗蚀剂光刻，在垂直堆叠的纳米线或纳米片中可以获得自对准的内部间隔。使用伪栅极作为EUV掩模，仅曝光栅极外的抗蚀剂，并在曝光位置处致密化成氧化物。该氧化物形成了自对准的内部间隔。这解决了不同的堆叠通道之间栅极长度变化的问题。
此外，本发明实施方式的一个优点是由于EUV可以获得高产量。
在本发明的一些实施方式中，所烃的抗蚀剂材料是氢硅倍半氧烷。
本发明实施方式的一个优点是在暴露于EUV光之后，HSQ转化为SiOx(例如，x可以在1至2之间)。这允许在保持SiOx的同时去除未曝光的HSQ。
在本发明的一些实施方式中，通过旋涂施加抗蚀剂。
在本发明的一些实施方式中，部分去除牺牲层，从而保留牺牲层的柱。该柱的宽度小于预定的栅极长度。因此，预定的栅极长度等于伪栅极限定的栅极长度。这是鳍片区域的第一端和第二端之间的长度。
本发明实施方式的一个优点是由于支撑柱对功能层进行支撑，在晶体管的各侧上不需要具有垫。
在本发明的一些实施方式中，形成栅极包括：
-围绕纳米线或纳米片沉积栅极介电材料；
-围绕栅极介电材料沉积栅极材料，由此形成栅极。
在本发明的一些实施方式中，可以通过各向同性蚀刻至少部分去除牺牲层。
在本发明的一些实施方式中，在靠近伪栅极或栅极的纳米线材料一侧处形成源极，并且在伪栅极或栅极的相反侧处，在纳米线材料的相反端处形成漏极。
在本发明的一些实施方式中，采用注入退火步骤(implant anneal step)。在去除未曝光的抗蚀剂之后施加退火步骤是有利的。在去除未曝光的抗蚀剂之前进行加热将会导致抗蚀剂氧化，并且因此导致较不精确限定的栅极长度。
在本发明的一些实施方式中，提供晶片包括将层叠体沉积在基材上。层叠体包括交替的牺牲层与功能层。在沉积层叠体之后，至少一个鳍片形成于层叠体中。
在本发明的一些实施方式中，沉积至少两层功能层，或者甚至沉积至少三层功能层。
在本发明的一些实施方式中，层叠体的沉积包括：沉积功能层，所述功能层包含：Si、或SiGe、或Ge、或InGaAs、或III-V材料。
本发明实施方式的一个优点在于它们可应用于不同的纳米线或纳米片期间架构。其示例是Si、SiGe、Ge或III/V纳米线/纳米片集成方案。
在本发明的一些实施方式中，层叠体的沉积包括：沉积功能层和牺牲层，所述功能层包含Ge，所述牺牲层包含SiGe。
在本发明的一些实施方式中，层叠体的沉积包括：沉积功能层和牺牲层，所述功能层包含Si，所述牺牲层包含SiGe。
本发明特定和优选的方面在所附独立和从属权利要求中阐述。可以将从属权利要求中的特征与独立权利要求中的特征以及其它从属权利要求中的特征进行适当组合，而并不仅限于权利要求书中明确所述的情况。
本发明的这些和其它方面将参考下文所述的实施方式披露并阐明。
附图说明
图1至图12是根据本发明实施方式的不同方法步骤的半导体结构沿鳍片纵向方向的横截面。
图1是根据本发明实施方式的方法中所提供的半导体结构沿鳍片纵向方向的横截面。
图2示意性显示了与图1的鳍片长度方向正交的横截面，其中，通道被伪栅极覆盖。
图3示意性显示根据本发明实施方式的方法步骤中在部分去除牺牲层之后所获得的堆叠体的横截面。
图4示意性显示根据本发明实施方式在抗蚀剂沉积和蚀刻之后所获得的堆叠体的横截面。
图5显示根据本发明实施方式在暴露于EUV之后的堆叠体。
图6显示根据本发明实施方式在伪栅极上施加外部间隔之后的堆叠体。
图7显示根据本发明实施方式在使内部间隔凹陷后的堆叠体。
图8显示根据本发明实施方式在使内部间隔凹陷后没有扩散断裂的堆叠栅极的横截面。
图9显示根据本发明实施方式在纳米线或纳米片之间的空隙中源极/漏极材料外延生长之后的堆叠体。
图10显示根据本发明实施方式在ILD填充之后和选择性去除伪栅极之后的堆叠体示意图。
图11显示根据本发明实施方式在通过栅极去除牺牲材料之后的堆叠体示意图。
图12显示根据本发明实施方式在通过栅极去除未曝光的抗蚀剂之后的堆叠体示意图。
图13显示根据本发明实施方式在形成高K/金属栅极之后的堆叠体示意图。
图14示意性显示了与图13的鳍片长度方向正交的横截面。
图15显示根据本发明实施方式方法的不同方法步骤。
权利要求书中的任何引用符号不应理解为限制本发明的范围。
在不同的图中，相同的附图标记表示相同或类似的元件。
示例性实施方式的详细描述
将就具体实施方式并参照某些附图对本发明进行描述，但本发明并不受此限制，仅由权利要求书限定。描述的附图仅是说明性的且是非限制性的。在附图中，一些元件的尺寸可能被夸大且未按比例尺绘画以用于说明目的。所述尺寸和相对尺寸不与本发明实践的实际减小相对应。
此外，在说明书和权利要求书中，术语顶部、之下等用于描述目的，而不一定用于描述相对位置。应理解，如此使用的术语在合适情况下可互换使用，本发明所述的实施方式能够按照本文所述或说明的取向以外的其它取向进行操作。
应注意，权利要求中使用的术语“包含”不应解释为被限制为其后列出的部分，其不排除其它元件或步骤。因此，其应被理解为说明所述特征、整数、步骤或组分的存在，但这并不排除一种或多种其它特征、整数、步骤或组分或其组合的存在或添加。因此，表述“包含部件A和B的装置”的范围不应被限制为所述装置仅由组件A和B构成。其表示对于本发明，所述装置的相关组件仅为A和B。
说明书中提及的“一个实施方式”或“一种实施方式”是指连同实施方式描述的具体特征、结构或特性包括在本发明的至少一个实施方式中。因此，在说明书中各处出现的短语“在一个实施方式中”或“在一种实施方式中”不一定全部指同一个实施方式，但可能全部都指同一个实施方式。此外，具体特征、结构或特性可以任何合适方式在一个或多个实施方式中组合，这对于本领域普通技术人员而言是显而易见的。
类似地，应理解，在本发明的示例性实施方式的描述中，本发明的不同特征有时在单一实施方式、附图或其说明中集合在一起，这是为了简化公开内容并帮助理解本发明的一个或多个不同方面。然而，本公开内容中的方法不应被理解为反映一项发明，请求保护的本发明需要比各权利要求中明确引用的具有更多的特征。并且，如同所附权利要求所反映的那样，发明方面包括的特征可能会少于前述公开的一个单一实施方式的全部特征。因此，具体说明之后的权利要求将被明确地纳入该具体说明，并且各权利要求本身基于本发明独立的实施方式。
此外，当本文所述的一些实施方式包括一些但不包括其它实施方式中所包括的其它特征时，不同实施方式的特征的组合应意在包括在本发明范围内，并且形成不同的实施方式，这应被本领域技术人员所理解。例如，在之后的权利要求中，所请求保护的任何实施方式可以任何组合形式使用。
本文的描述中阐述了众多的具体细节。然而应理解，本发明的实施方式可不用这些具体细节进行实施。在其它情况中，为了不混淆对该说明书的理解，没有详细描述众所周知的方法、步骤和技术。
在本发明的实施方式中，提及纳米线材料或纳米片材料，就是提及制成功能层的材料，以及所获得的纳米线或纳米片。
在本发明的实施方式中，提及牺牲材料，就是提及制成牺牲层的材料。
本发明的一些实施方式涉及一种形成纳米线或纳米片的对准栅极的方法。本文所记载的发明使用自对准的抗蚀剂基内部间隔。含有牺牲层与功能层交替的堆叠体的鳍片被伪栅极部分覆盖。进一步增加伪栅极下方的牺牲层的侧凹陷，并且用抗蚀剂填充所得的间隙。使用EUV(极紫外)光刻，栅极下的抗蚀剂并未曝光，并且可以稍后选择性去除。对抗蚀剂进行选择，以使得曝光的抗蚀剂转变为可以用作内部间隔的氧化物。未曝光的抗蚀剂和氧化物之间的边界随后限定了在去除伪栅极期间堆叠的纳米线或纳米片的栅极长度。与电子束必须单独限定各栅极的现有技术不同，由于EUV可以用于以自对准方式曝光抗蚀剂，该工艺还解决了产量问题。
在本发明的一些实施方式中，自对准步骤使用伪栅极。因此，间隔的内部边缘是自对准的。良好的对准是特别有利的，因为间隔的内部边缘限定了栅极长度。本发明使得堆叠体的所有纳米线或纳米片之间具有相同的栅极长度。此外，由于不使用外部间隔作为掩模，间隔没有不透明的要求。
根据本发明实施方式的方法100包括以下步骤(如图13所示)。
110提供包含半导体结构的晶片，所述半导体结构包含至少一个鳍片。所述至少一个鳍片包含牺牲层4与功能层3交替的堆叠体。半导体结构包含部分覆盖至少一个鳍片层叠体的伪栅极1。例如，伪栅极可以覆盖鳍片区域上的鳍片侧壁以及鳍片顶部。该区域在区域的第一端21和第二端22之间的鳍片长度部分上延伸。
该方法还包括：120至少部分去除伪栅极1下功能层3之间的牺牲层4，由此在伪栅极下功能层之间形成空隙。因此，在区域的两端处产生了可以用抗蚀剂材料填充的空隙(即，空白空间)。空隙存在于区域的第一端21和第二端22处。第一端21处的空隙在被伪栅极覆盖的第一端的一侧上，以及第一端的另一侧处未被伪栅极覆盖。第二端22处的空隙是类似的情况。区域的第一端21处的空隙可以延伸到区域的第二端22处的空隙。在本发明的一些实施方式中，可以保留伪栅极下方的牺牲材料。在本发明的一些实施方式中，可以完全去除牺牲材料。
130：在区域的第一端和第二端处的空隙中提供抗蚀剂材料。对抗蚀剂材料进行选择以使得其在EUV曝光时氧化。
在下一步骤中，使晶片暴露于EUV光，以使得被伪栅极覆盖的部分抗蚀剂不会暴露于EUV光。暴露于EUV光的部分抗蚀剂转化为氧化物。
在下一步骤中，150：选择性去除伪栅极和未曝光的抗蚀剂。
在下一步骤中，160：围绕释放的纳米线或纳米片形成栅极(在伪栅极下方的牺牲材料和未曝光的抗蚀剂的之前的位置处)。该栅极存在于区域的第一端和第二端处曝光的抗蚀剂之间以及在功能层之间。由此，曝光的抗蚀剂(即，氧化的抗蚀剂)界定了栅极。因此，获得了与氧化的抗蚀剂边缘对准的栅极。这些边缘有EUV限定，所述EUV不会影响被伪栅极覆盖的抗蚀剂。功能层对应于纳米线或纳米片。
纳米线和纳米片之间的差异在于纳米线或纳米片的宽度和高度之间的比率。对于纳米线，该比率可以为约1，而对于纳米片，该比率为大于1(典型的比率可以是例如3至20)。例如，纳米线可以具有约7nm的宽度。然而，本发明不限于此。
使用该方法，可以获得纳米线或纳米片，包括全环栅纳米线或纳米片(a gate allaround the nanowire or nanosheet)。栅极长度通过使抗蚀剂暴露于EUV来限定。
抗蚀剂材料是树脂。例如，其可以是氢倍半硅氧烷(HSQ)。
在电子束和EUV中，抗蚀剂的曝光由光子(EUV)或原电子(电子束)发出的次级电子引起。
次级电子可以通过功能层和牺牲层的堆叠体(这可以是例如Si和SiGe层的堆叠体)产生。在两种情况下都可以通过功能层(例如Si)曝光。
EUV允许整个晶片曝光。这对于电子束是不可能的。此外，EUV允许自对准图案化。这对于电子束也是不可能的，因为对于自对准图案化来说，电子束中电子能量的太高。这是由于未被栅极阻挡的电子束的原电子会穿透，而EUV光子在硬掩模中的穿透防止其到达通道。
如果次级电子的穿透深部未产生足够的对比，则可以在栅极堆叠体中添加使EUV衰减或甚至阻挡EUV的层。这可能有利于降低EUV向着通道的通量。然而，当栅极堆叠体中的硬掩模充分减小EUV的通量，使得仅有限量到达栅极下方的沟道时，这不是严格必需的。
图1至图12显示包括鳍片的半导体结构的横截面。每个横截面平行于鳍片的纵向并与晶片正交。不同的图显示根据本发明实施方式方法中不同步骤的不同中间堆叠体。在这些附图中，牺牲层是SiGe层，并且功能层是Si层。然而，本发明并不限定于这些材料。在本发明的一些实施方式中，吸收层可以是SiGe层，并且功能层可以是Si层。在本发明的一些实施方式中，功能层可以例如包含：硅、或SiGe、或Ge、或InGaAs、或III-V材料。
图1显示根据本发明实施方式的方法中110提供的半导体结构。图1显示了沿半导体结构鳍片长度方向的横截面。图2示意性显示了与鳍片长度方向正交的相同半导体结构的横截面。
为了获得该堆叠体，提供硅晶片[例如(100)]2。在该晶片中，可以提供良好注入。接着，提供包含Si层3和SiGe层4的超晶格。该超层(superlayer)的堆叠体可以使用外延生长获得。
Si层的厚度例如可以是2nm至20nm。SiGe层的厚度例如可以是2nm至20nm。Si层或SiGe层的层数例如可以是2至10。
在提供功能层和牺牲层的堆叠体之后，制造鳍片。这可以使用自对准双图案化来制造。
可以通过STI蚀刻、随后STI填充和凹陷来提供浅沟槽隔离0(STI)
可以将缓冲氧化物(也称为PAD氧化物)施加在鳍片的顶部。该PAD氧化物可以被认为是伪栅极的一部分。伪栅极例如可以包含氧化物层、多晶硅层和硬掩模。硬掩模可以例如包含SiO2和SiN。
将伪栅极1施加在鳍片的顶部(例如，缓冲氧化物的顶部)上。伪栅极覆盖区域的第一端21和第二端22之间的鳍片区域。这些图在图1中通过虚线显示(并且在一些以下附图中通过虚线显示，但为了使附图不会负载过多，并非所有附图都显示)。伪栅极例如可以是多晶硅伪栅极。在提供伪栅极1之后，可以将SiO2硬掩模施加在伪栅极上。该步骤之后可以是其中使SiO2硬掩模图案化的步骤，随后，使得伪栅极图案化。该步骤之后可以是延伸注入。
图3示意性显示了在部分去除牺牲层4后所获得的堆叠体的横截面。在使得牺牲层凹陷(SiGe凹陷)后，部分释放纳米线或纳米片3。任选地，在从伪栅极两侧去除牺牲材料后，可以在中央保留牺牲层(例如，SiGe)的柱4。这些保留的柱4可以用于支撑纳米线以避免纳米线或纳米片坍塌。伪栅极1替代柱或与柱结合可以支撑纳米线或纳米片。本发明的实施方式的优点在于不需要支撑垫。在本发明的一些实施方式中，可以完全去除牺牲层。
虽然在图3和图4中，牺牲层4的剩余部分绘制成如图其彼此对准，但这不是必需的。如果剩余的柱(如果有)是在最终栅极的纵向间距内，则牺牲层的非对准去除(例如，通过蚀刻)是允许的。
在去除牺牲材料后，所获得的空隙用抗蚀剂材料填充。对该材料进行选择以使得其在EUV曝光时氧化(抗蚀剂例如可以包含HSQ)。图4显示在抗蚀剂沉积和蚀刻后的抗蚀剂5。抗蚀剂例如可以通过旋涂进行沉积。沉积步骤之后可以是干蚀刻。在HSQ用作抗蚀剂的本发明实施方式中，HSQ的保形性提供了优点：其可以填充两个堆叠的功能层之间的窄空间。
在130将抗蚀剂提供至空隙中之后，整个晶片暴露于EUV光。曝光的抗蚀剂因此转化为氧化物6。图5显示在暴露于EUV之后的堆叠体。暴露于EUV的部分抗蚀剂(例如，HSQ)转化为氧化物6(例如，SiOx)。这是内部间隔。例如，HSQ将转化为SiOx。未暴露于EUV光的伪栅极下的抗蚀剂不会转化。在伪栅极上使转化的抗蚀剂(例如，SiOx)与未转化的抗蚀剂(例如HSQ)之间的边缘对准。
图6显示在伪栅极上施加外部间隔7之后的堆叠体。例如，可以沉积并蚀刻SiN间隔，使得内部间隔(曝光的抗蚀剂)能够进行蚀刻。
图7和8显示了在使内部间隔6凹陷后的堆叠体。
接着，可以沉积源极/漏极10。这可以通过使源极/漏极材料(例如，硅)外延生长到纳米线或纳米片之间的空隙中来实现。外延生长在低温下完成。其原因是在栅极下存在未转化的抗蚀剂(例如HSQ)。只要栅极的长度尚未固定，后续处理步骤的温度不应太高以防止未转化的抗蚀剂转化成氧化物，因为这会导致栅极长度的改变。
例如，可以采用固相外延再生长(SPER)。温度低于抗蚀剂将会氧化的温度。由此，防止未曝光的抗蚀剂氧化。除使材料外延生长以外，还可以沉积无定形材料。图9显示在使硅外延生长后所获得的堆叠体。该步骤之后可以是注入步骤。
可以将层间电介质(ILD)沉积在堆叠体上和SIN间隔上，随后在栅极上进行ILDCMP(化学机械抛光)
图10显在ILD(层间电解质)填充之后和选择性去除伪栅极之后的堆叠体示意图。在该图中，层11表示ILD。
图11显在通过栅极去除牺牲材料4(例如SiGE)之后的堆叠体示意图。
图12显在通过栅极去除未曝光的抗蚀剂5(例如，为曝光的HSQ)之后的堆叠体示意图。
在去除未曝光的HSQ之后，可以进行高温步骤，例如，重掺杂漏极(HDD)退火步骤和SPER(固相外延再生长)结晶步骤。
在本发明实施方式的方法中，围绕释放的纳米线或纳米片形成栅极(在伪栅极下方的牺牲材料和未曝光的抗蚀剂的之前位置处)。可以沉积高K/金属栅极(高K+功函数金属沉积)。栅极介电层可以通过HfO2的原子层沉积获得。栅极材料可以是功函数金属，例如，TiN、TiC、TaN或TiAl。可以进行W填充以进行接触。
在图13和图14中示意性显示了所得到的叠层体的示例，其显示栅极氧化物8和栅极金属9(替换栅极)。图13显示鳍片长度方向的横截面，而图14显示与气鳍片长度方向正交的横截面。可以使用化学机械平面化(CMP)来实现平面化。
在本发明的一些实施方式中，例如，所获得栅极的长度可以是7nm至200nm，例如，20nm。栅极长度的精确度例如可以是0nm至3nm。
由于其非常高的能量，EUV辐射被吸收在几乎所有材料中。然而，EUV光刻的发射波长(例如在11和14nm之间，例如约13.5nm)对应于硅的穿透深度的峰值(900nm)。因此，通过Si的EUV光刻是可能的。而且，SiGe和III-V材料具有足够的穿透深度，以使本发明的原理起作用。
在伪栅极的硬掩模中EUV光子穿透率低得多(约100nm，接近降低至1/10)。因此，伪栅极作为EUV掩模是有效的。本发明适用于堆叠体，其中，伪栅极的穿透长度小于通过功能层的穿透长度。在这种情况下，穿透长度的差异允许获得自对准的内部间隔。伪栅极的精细调节允许使得对比度最大化。这可以通过调节硬掩模的厚度和组成(例如通过添加对EUV不透明的氧化物)来实现。
在本发明的一些实施方式中，所施加的抗蚀剂可以是HSQ。为了避免热堆积导致HSQ抗蚀剂转化为SiO2，使未曝光的HSQ优选不会暴露于高于400℃的温度。如在之前段落中阐释方法步骤时所解释的，可以通过非常低的温度EPI或通过延迟的热步骤(使用例如SPER)来避免高温。高温步骤可以例如在去除牺牲材料和未曝光的抗蚀剂(例如HSQ/SiGe去除)的步骤和沉积栅极的步骤(例如，HKMG沉积)之间移动。由于氧化，这会使纳米线或纳米片修整，但这是可接受的。
在HSQ用作抗蚀剂且HSQ暴露于EUV的本发明实施方式中，可以实现低至20nm或甚至更小的分辨率。
本工艺流程在没有主动断裂的栅极之间是有效的。图8显示了没有扩散断裂的堆叠栅极的横截面。在该情况下，去除两个栅极之间的牺牲材料，并且将纳米片或纳米线延伸在两个栅极之间。
可采用以下步骤：
a)使伪栅极图案化
b)使牺牲材料(例如SiGe)凹陷
c)填充抗蚀剂(例如，HSQ)+干蚀刻+暴露于EUV
d)使得抗蚀剂凹陷。
使用本发明的实施方式可以产生全环栅垂直堆叠器件。可以获得纳米线或纳米片，包括全环栅纳米线或纳米片。
根据本发明实施方式的方法可以例如部署在CMOS 7nm工艺流程中。

Claims (14)

1.一种形成水平纳米线或纳米片的对准栅极的方法(100)，所述方法包括：
-提供(110)包含半导体结构的晶片，所述半导体结构包含至少一个鳍片，该至少一个鳍片包含牺牲层(4)和功能层(3)交替的层叠体，所述半导体结构包含覆盖鳍片的一个区域的第一端(21)和该区域第二端(22)之间所述鳍片的一个区域的伪栅极(1)；
-至少部分去除(120)所述区域第一端(21)和第二端(22)处功能层(3)之间的牺牲层(4)，由此形成在区域的第一端(21)处的功能层之间的空隙和区域的第二端(22)处的功能层之间的空隙，以使得第一端(21)处的空隙被伪栅极部分覆盖并且第二端处的空隙被伪栅极(1)部分覆盖；
-将抗蚀剂材料提供(130)到区域第一端(21)处的空隙中和区域第二端(22)处的空隙中，其中，对抗蚀剂材料进行选择以使得其在EUV曝光时氧化；
-使得晶片曝光(140)于EUV光，由此将曝光的抗蚀剂转化为氧化物，其中，未曝光的抗蚀剂在伪栅极(1)下；
-选择性去除(150)伪栅极和未曝光的抗蚀剂；
-在区域的第一端(21)处曝光的抗蚀剂与第二端(22)处曝光的抗蚀剂之间以及在功能层之间形成(160)栅极，由此获得功能层的对准栅极，其中，功能层对应于纳米线或纳米片。
2.如权利要求1所述的方法(100)，其中，所提供的抗蚀剂材料是氢倍半硅氧烷。
3.如前述权利要求中任一项所述的方法(100)，其中，通过旋涂施加抗蚀剂。
4.如前述权利要求中任一项所述的方法(100)，其中，至少部分去除(120)牺牲层后保留牺牲层的柱，其中，该柱的宽度小于预定的栅极长度。
5.如前述权利要求中任一项所述的方法(100)，其中，形成栅极包括：
-围绕纳米线或纳米片沉积栅极介电材料；
-围绕栅极介电材料沉积栅极材料，由此形成栅极。
6.如前述权利要求中任一项所述的方法(100)，其中，通过各向同性蚀刻来完成至少部分去除(130)牺牲层(4)以形成空隙。
7.如前述权利要求中任一项所述的方法(100)，所述方法包括如下步骤：其中，在靠近伪栅极或栅极的纳米线材料一侧处形成源极，并且在伪栅极或栅极的相反侧处，在纳米线材料的相反端处形成漏极。
8.如前述权利要求中任一项所述的方法(100)，其中，所述方法包括：仅在去除未曝光的抗蚀剂之后的注入退火步骤。
9.如前述权利要求中任一项所述的方法(100)，其中，提供(110)晶片包括在基材上沉积层叠体，层叠体包含交替的牺牲层和功能层，并且在层叠体中形成至少一个鳍片。
10.如权利要求9所述的方法(100)，其中，层叠体的沉积包括沉积至少两层功能层。
11.如权利要求10所述的方法(100)，其中，层叠体的沉积包括沉积至少三层功能层。
12.如权利要求9至11中任一项所述的方法(100)，其中，层叠体的沉积包括：沉积功能层，所述功能层包含：Si、或SiGe、或Ge、或InGaAs、或III-V材料。
13.如权利要求12所述的方法(100)，其中，层叠体的沉积包括：沉积功能层和牺牲层，所述功能层包含Ge，所述牺牲层包含SiGe。
14.如权利要求12所述的方法(100)，其中，层叠体的沉积包括：沉积功能层和牺牲层，所述功能层包含Si，所述牺牲层包含SiGe。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10892368B2 (en) * 2019-05-08 2021-01-12 International Business Machines Corporation Nanosheet transistor having abrupt junctions between the channel nanosheets and the source/drain extension regions
KR20210124731A (ko) * 2020-04-07 2021-10-15 삼성전자주식회사 게이트 스페이서를 갖는 반도체 소자들

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080135949A1 (en) * 2006-12-08 2008-06-12 Agency For Science, Technology And Research Stacked silicon-germanium nanowire structure and method of forming the same
US20120007051A1 (en) * 2010-07-06 2012-01-12 International Business Machines Corporation Process for Forming a Surrounding Gate for a Nanowire Using a Sacrificial Patternable Dielectric
CN106030815A (zh) * 2014-03-24 2016-10-12 英特尔公司 制造纳米线器件的内部间隔体的集成方法
US20170104062A1 (en) * 2015-10-12 2017-04-13 International Business Machines Corporation Stacked Nanowires
US20170141212A1 (en) * 2015-11-17 2017-05-18 Commissariat A L'energie Atomique Et Aux Energies Alternatives Method for fabricating a nanowire semiconductor transistor having an auto-aligned gate and spacers
US20180053837A1 (en) * 2016-08-22 2018-02-22 International Business Machines Corporation Formation of inner spacer on nanosheet mosfet
US20180108787A1 (en) * 2014-07-25 2018-04-19 International Business Machines Corporation Perfectly symmetric gate-all-around fet on suspended nanowire
US20180114834A1 (en) * 2016-10-24 2018-04-26 International Business Machines Corporation Nanosheet transistors with sharp junctions

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9484447B2 (en) 2012-06-29 2016-11-01 Intel Corporation Integration methods to fabricate internal spacers for nanowire devices
US9647139B2 (en) * 2015-09-04 2017-05-09 International Business Machines Corporation Atomic layer deposition sealing integration for nanosheet complementary metal oxide semiconductor with replacement spacer
US9570551B1 (en) * 2016-02-05 2017-02-14 International Business Machines Corporation Replacement III-V or germanium nanowires by unilateral confined epitaxial growth
US9923055B1 (en) * 2016-10-31 2018-03-20 International Business Machines Corporation Inner spacer for nanosheet transistors

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080135949A1 (en) * 2006-12-08 2008-06-12 Agency For Science, Technology And Research Stacked silicon-germanium nanowire structure and method of forming the same
US20120007051A1 (en) * 2010-07-06 2012-01-12 International Business Machines Corporation Process for Forming a Surrounding Gate for a Nanowire Using a Sacrificial Patternable Dielectric
CN106030815A (zh) * 2014-03-24 2016-10-12 英特尔公司 制造纳米线器件的内部间隔体的集成方法
US20180108787A1 (en) * 2014-07-25 2018-04-19 International Business Machines Corporation Perfectly symmetric gate-all-around fet on suspended nanowire
US20170104062A1 (en) * 2015-10-12 2017-04-13 International Business Machines Corporation Stacked Nanowires
US20170141212A1 (en) * 2015-11-17 2017-05-18 Commissariat A L'energie Atomique Et Aux Energies Alternatives Method for fabricating a nanowire semiconductor transistor having an auto-aligned gate and spacers
US20180053837A1 (en) * 2016-08-22 2018-02-22 International Business Machines Corporation Formation of inner spacer on nanosheet mosfet
US20180114834A1 (en) * 2016-10-24 2018-04-26 International Business Machines Corporation Nanosheet transistors with sharp junctions

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