CN110462789A - 化合物半导体场效应晶体管栅极长度缩减 - Google Patents

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陶耿名
李夏
P·奇达姆巴拉姆
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    • H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate
    • H01L29/8128—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate with recessed gate

Abstract

一种化合物半导体晶体管可包括沟道层。该化合物半导体晶体管还可以包括位于沟道层上的介电层。化合物半导体晶体管还可以包括栅极。栅极可包括穿过介电层且与沟道层电接触的垂直基部。栅极还可以包位于介电层上且电耦合至栅极的垂直基部的头部。

Description

化合物半导体场效应晶体管栅极长度缩减
相关申请的交叉参考
本申请要求于2017年3月24日提交的标题为“COMPOUND SEMICONDUCTOR FIELDEFFECT TRANSISTOR GATE LENGTH SCALING WITH SELF-ALIGNED GATE”的美国临时专利申请第62/476,564号的利益，其公开内容通过全文引用明确并入本文。
技术领域
本公开总体上涉及无线通信系统，并且更具体地，涉及一种化合物半导体场效应晶体管(FET)，其包括具有自对准栅极的栅极长度缩减。
背景技术
无线通信系统中的无线器件(例如，蜂窝电话或智能手机)可包括射频(RF)收发器，来发射和接收用于双向通信的数据。移动RF收发器可包括用于数据发射的发射部分和用于数据接收的接收部分。对于数据发射，发射部分可用数据调制RF载波信号以获得调制RF信号，放大调制RF信号以获得具有适当输出功率水平的放大RF信号，并且经由天线将放大RF信号发射到基站。对于数据接收，接收部分可经由天线获得接收的RF信号，并且可以放大和处理接收的RF信号，来恢复由基站发送的数据。
移动RF收发器的发射部分可放大和发射通信信号。发射部分可包括用于放大和发射通信信号的一个或多个电路。放大器电路可包括一个或多个放大器级，其可以具有一个或多个驱动器级和一个或多个功率放大器级。每个放大器级都包括以各种方式放大通信信号而配置的一个或多个晶体管。被配置为放大通信信号的晶体管通常被选择来以充分高的频率进行操作，用于支持通信增强，诸如载波聚合。这些晶体管通常使用化合物半导体晶体管来实施，诸如双极结晶体管(BJT)、异质结双极晶体管(HBT)、高电子迁移率晶体管(HEMT)、假型高电子迁移率晶体管(pHEMT)等。
移动RF收发器的进一步设计挑战包括满足未来5G和5G+传输频率规范的性能考虑。这些未来的5G/5G+性能规范要求传输频率比当前标准提高10倍(例如，28GHz至86GHz)。不幸地是，目前的化合物半导体晶体管无法满足未来5G/5G+的性能规范。
发明内容
一种化合物半导体晶体管可包括沟道层。该化合物半导体晶体管还可以包括位于沟道层上的介电层。化合物半导体晶体管还可以包括栅极。栅极可包括穿过介电层并与沟道层电接触的垂直基部。栅极还可以包括位于介电层上且电耦合至栅极的垂直基部的头部。
一种制造化合物半导体场效应晶体管(FET)的方法可以包括在沟道层上形成氧化物层。该方法还可包括通过氧化物层进行蚀刻以形成开口。该方法还可包括至少在开口中沉积第一导电栅极材料以提供栅极的垂直基部。该方法还可以包括将第二导电栅极材料沉积在第一导电栅极材料的由氧化物层支撑的部分上，以提供栅极的头部。
一种射频(RF)前端模块可包括芯片。该芯片可包括化合物半导体晶体管，其包括沟道层、位于沟道层上的介电层、和栅极。栅极可包括穿过介电层且与沟道层电接触的垂直基部。栅极还可以包括位于介电层上且电耦合至栅极的垂直基部的头部。RF还可以包括耦合至芯片的输出的天线。
这相当广泛地概述了本公开的特征和技术优势，以便更好地理解下文的详细描述。下面将描述本公开的附加特征和优势。本领域技术人员应当理解，本公开可以容易地用作用于修改或设计用于执行本公开相同目的的其他结构的基础。本领域技术人员还应当认识到，这种等效结构不背离所附权利要求中阐述的本发明的教导。当结合附图考虑时，将从以下描述中更好地理解被认为是本公开特性的新颖特征(包括其组织和操作方法)以及进一步的目的和优点。然而，应明确理解，所提供的每一附图仅用于说明和描述，并不用作本公开的限制定义。
附图说明
图1示出了半导体晶圆的透视图。
图2示出了裸片的截面图。
图3示出了示例性无线器件的框图。
图4示出了根据本公开各个方面的具有缩减栅极长度的化合物半导体场效应晶体管(FET)。
图5A-图5V示出了根据本公开各个方面的图4的化合物半导体场效应晶体管(FET)的形成。
图6示出了根据本公开的其他方面的具有缩减栅极长度的化合物半导体场效应晶体管(FET)。
图7A-图7G示出了根据本公开的其他方面的图6的化合物半导体场效应晶体管(FET)的形成。
图8是示出根据本公开各个方面的制造化合物半导体场效应晶体管(FET)的方法的流程图。
图9是示出其中可有利地利用本公开方面的示例性无线通信系统的框图。
具体实施方式
下面结合附图阐述的详细描述旨在描述各种配置，而不是仅表示可在其中实践本文所描述概念的配置。详细描述包括具体细节，目的是提供对各种概念的透彻理解。然而，对于本领域技术人员来说显而易见的是，这些概念可以在没有这些具体细节的情况下实践。在一些情况下，以框图形式示出已知结构和部件，以避免混淆这些概念。
如本文所述，使用术语“和/或”来表示“兼或”，而使用术语“或”来表示“异或”。如本文所述，本说明中使用的术语“示例性”是指“用作示例、实例或说明”，并且不是必须解释为相对于其他示例性配置是优选或有利的。说明书中使用的术语“耦合”是指“直接或通过中间连接(例如，开关)间接地以电、机械或其他方式连接”，并且不是必须限于物理连接。此外，连接可使得对象永久地连接或可释放地连接。可通过开关进行连接。
由于成本和功耗考虑，移动射频(RF)芯片(例如，移动RF收发器)的制造在深亚微米工艺节点变得复杂。移动RF收发器可包括用于数据发射的发射部分和用于数据接收的接收部分。对于数据发射，发射部分可以用数据调制RF载波信号以获得调制RF信号，放大调制RF信号以获得具有适当输出功率水平的放大RF信号，并且经由天线将放大RF信号发射到基站。对于数据接收，接收部分可经由天线获得接收RF信号，并且可以放大和处理接收的RF信号以恢复由基站发送的数据。
移动RF收发器的发射部分可放大和发射通信信号。发射部分可包括用于放大和发射通信信号的一个或多个电路。放大器电路可包括一个或多个放大器级，其可以具有一个或多个驱动器级和一个或多个功率放大器级。每个放大器级包括以各种方式配置以放大通信信号的一个或多个晶体管。
被配置为放大通信信号的晶体管通常被选择，以在充分高的频率下操作来支持通信增强，诸如载波聚合。这些晶体管通常使用化合物半导体晶体管来实施，诸如双极结晶体管(BJT)、异质结双极晶体管(HBT)、高电子迁移率晶体管(HEMT)、假型高电子迁移率晶体管(pHEMT)等。
移动RF收发器的其他设计挑战包括满足未来5G和5G+传输频率规范的性能考虑。这些未来的5G/5G+性能规范要求传输频率比当前标准提高10倍(例如，28GHz至86GHz)。不幸地是，目前的化合物半导体晶体管解决方案(诸如双极晶体管)无法满足未来5G/5G+的性能规范。
双极晶体管(也称为双极结晶体管(BJT))是同时使用空穴电荷和电子载流子的晶体管。双极晶体管在集成电路中制造，并且还用作单独部件。双极晶体管被设计为放大电流。双极晶体管的这一基本功能使它们成为用于实施放大器和开关的合乎逻辑的选择。因此，双极晶体管被广泛用于电子器件，诸如手机、音频放大器和无线电发射器。
异质结双极晶体管(HBT)是一种双极晶体管，其使用不同的半导体材料作为器件的发射极和基极区域，从而创建异质结。异质结双极晶体管可使用III-V化合物半导体材料、II-VI化合物半导体材料或其它类似化合物半导体材料。III-V(和II-VI)化合物半导体材料通常表现出高载流子迁移率和直接能隙。异质结双极晶体管通过支持更高的频率(例如，高达几百吉赫(GHz))来改进双极晶体管。因此，异质结双极晶体管通常用于高速电路，诸如RF芯片设计，包括移动RF收发器中的RF功率放大器。不幸地是，异质结双极晶体管也无法满足未来5G/5G+的性能规范。
高电子迁移率晶体管(HEMT)是一种场效应晶体管(FET)，其依靠具有不同带隙的不同半导体材料之间的结来形成异质结。高电子迁移率晶体管还可以使用III-V化合物半导体材料、II-VI化合物半导体材料或其他类似化合物半导体材料，显示出高载流子迁移率和直接能隙。高电子迁移率晶体管依赖于外延结构，其中具有不同带隙的层在化合物半导体衬底上生长以形成异质结。高电子迁移率晶体管通过支持充分高的传输频率来改进异质结晶体管，这可以满足未来5G/5G+的性能规范。
例如，化合物半导体(例如，GaAs)假型高电子迁移率晶体管(pHEMT)可支持超过100吉赫的传输频率(Ft)/最大频率(Fmax)(例如，Ft/Fmax>100吉赫)。然而，由假型高电子迁移率晶体管支持的增加的传输频率依赖于电子束(e-beam)工艺来将栅极长度(Lgate)缩减到大约十分之一微米(例如，～0.1um)。
不幸地，用于缩减假型高电子迁移率晶体管的栅极长度Lgate的电子束工艺价格昂贵，并且提供低产量。类似地，尽管磷化铟(InP)异质结双极晶体管可支持超过三百吉赫的传输频率/最大频率(例如，Ft/Fmax>300GHz)，但由于衬底和外延层比GaAs化合物半导体材料贵至少五倍，所以该器件是不适当的。此外，氮化镓(GaN)高电子迁移率晶体管(其也支持超过100吉赫的传输频率/最大频率(例如，Ft/Fmax>100GHz))类似地依赖于比GaAs化合物半导体材料贵至少五倍的衬底和外延层。氮化镓高电子迁移率晶体管也是不成熟的器件。
现代半导体芯片产品(诸如化合物半导体双极晶体管和场效应晶体管(FET))的成功制造涉及材料和所用工艺之间的相互作用。用于集成电路结构的半导体制造的工艺流程可包括前端制程(FEOL)工艺、中间制程(MOL)(也称为中间端制程(MEOL))工艺和后端制程(BEOL)工艺，以形成互连(例如，Ml、M2、M3、M4等)。前端制程工艺可包括形成有源器件(诸如晶体管、电容器和二极管)的工艺步骤集合。
前端制程工艺包括离子注入、退火、氧化、化学气相沉积(CVD)或原子层沉积(ALD)、蚀刻、化学机械抛光(CMP)和外延。中间制程工艺可包括使晶体管能够连接到后端制程互连的工艺步骤集合。这些步骤包括硅化和接触形成以及应力引入。后端制程工艺可包括形成连接独立晶体管的互连和形成电路的工艺步骤集合。
虽然异质结双极晶体管和假型高电子迁移率晶体管提供了可能的解决方案来满足未来5G/5G+性能规范，但这些晶体管存在上述栅极缩减问题和/或栅极对准问题。例如，传统的化合物半导体(例如，GaAs、InP和GaN)高电子迁移率晶体管通常在没有自对准栅极的情况下制造。自对准栅极的缺乏可能是由于传统处理步骤的空间限制。此外，满足未来5G/5G+性能规范的化合物半导体异质结双极晶体管依赖于比传统化合物半导体材料贵至少5倍的化合物半导体材料。因此，期望存在缩减栅极长度(Lgate)并提供自对准栅极以克服上述挑战的器件和工艺。
本公开的各个方面在于提供一种改进的化合物半导体FET，其具有利用减小的栅极长度(Lgate)制造的栅极(例如，不对称T栅极或伽马栅极)。在一个方面中，栅极是对称的。在不使用电子束或浸没光刻的情况下，减小的栅极长度Lgate可减小到预定范围(例如，～10纳米到～0.1微米)。这种器件和方法能够使低成本化合物半导体FET(例如，砷化镓(GaAs))假型高电子迁移率晶体管(pHEMT)器件用于5G无线。化合物半导体FET可包括具有穿过介电(例如，氧化物)层的垂直基部和位于介电质上的头部的栅极。栅极的头部可以是不对称T栅极、伽马栅极或其它类似的不对称或对称栅极配置。
根据本发明的方面，介电层是氧化物层，其可以是在室温下为液体的互补金属氧化物半导体(CMOS)兼容的旋涂氧化物。液态氧化物可经受平面化涂覆工艺，随后经烘焙工艺(例如，400℃)以形成用于支撑减小的栅极长度(Lgate)的固体旋涂氧化物(介电)层。图5A-图5V中示出了用于制造肖特基栅极化合物半导体晶体管(例如，如图4所示)的减小Lgate工艺。根据本发明的又一方面，在图7A至图7G中示出了用于制造图6所示MOSFET栅极化合物半导体晶体管的备选工艺。用于制造肖特基栅极化合物半导体的减小栅极长度工艺的图5A-图5O还是图6的减小栅极长度MOSFET化合物半导体晶体管的制造工艺的一部分。
图1示出了半导体晶圆的透视图。晶圆100可以是半导体晶圆，或者可以是在晶圆100的表面上具有一层或多层半导体材料的衬底材料。当晶圆100是半导体材料时，其可以使用直拉工艺从晶种生长，其中晶种浸入半导体材料的熔池中并且缓慢地旋转并从池中移除。然后，熔化的材料沿晶体的定向在晶种上结晶。
晶圆100可由化合物半导体材料(诸如砷化镓(GaAs、InP)或氮化镓(GaN))、三元材料(诸如砷化铟镓(InGaAs、AlGaAs、InGaSb))、四元材料(InGaAsP)或可作为其他化合物半导体材料的衬底材料的任何材料组成。尽管许多材料在性质上可以是晶体的，但多晶或非晶材料也可用于晶圆100。
晶圆100或耦合至晶圆100的层可提供有使晶圆100更导电的材料。例如但并不限制，硅晶圆可具有添加至硅晶圆100的磷或硼以允许电荷在晶圆100中流动。这些添加剂被称为掺杂物，并且在晶圆100或晶圆100的部分内提供额外的电荷载流子(电子或空穴)。通过选择提供额外电荷载流子的区域、提供哪种类型的电荷载流子以及晶圆100中额外电荷载流子的量(密度)，可以在晶圆100中或晶圆100上形成不同类型的电子器件。
晶圆100具有指示晶圆100的结晶定向的定向102。定向102可以是图1所示的晶圆100的平边，或者可以是用于说明晶圆100的结晶定向的凹口或其他指示。定向102可指示晶圆100中的晶格平面的米勒指数。
在晶圆100根据期望被处理之后，沿着切割线104分割晶圆100。切割线104指示晶圆100将在何处被分开或分离成多块。切割线104可限定在晶圆100上制造的各种集成电路的轮廓。
一旦限定了切割线104，就可以锯切晶圆100或以其他方式将其分割成块来形成裸片106。每个裸片106都可以是具有多个器件的集成电路，或者可以是单个电子器件。裸片106(也可称为芯片或半导体芯片)的物理尺寸至少部分地取决于将晶圆100分成特定大小的能力以及裸片106被设计包含的单个器件的数量。
在晶圆100被分为一个或多个裸片106之后，裸片106可被安装到封装中，以允许访问在裸片106上制造的器件和/或集成电路。封装可包括单列直插封装、双列直插封装、母板封装、倒装芯片封装、铟点/凸块封装或者提供对裸片106的访问的其他类型的器件。也可以通过引线接合、探针或其他连接直接接触裸片106，而无需将裸片106安装到单独的封装中。
图2示出了裸片106的截面图。在裸片106中，可具有衬底200，其可以是半导体材料和/或可用作电子器件的机械支撑。衬底200可以是掺杂半导体衬底，其具有在整个衬底200中存在的电子(指定为N沟道)或空穴(指定为P沟道)电荷载流子。随后使用电荷载流子离子/原子掺杂衬底200可改变衬底200的电荷携带能力。
半导体衬底也可以具有阱206和阱208。阱208可以完全位于阱206内，并且在一些情况下可形成双极结晶体管(BJT)、异质结双极晶体管(HBT)、高电子迁移率晶体管(HEMT)、假型HEMT(pHEMT)或其它类似的化合物半导体晶体管。阱206也可用作隔离阱，以将阱208与裸片106内的电场和/或磁场隔离。
层(例如，210-214)可添加至裸片106。例如，层210可以是氧化物或绝缘层，其可以将阱(例如，202-208)彼此隔离或与裸片106上的其他器件隔离。在这种情况下，层210可以是二氧化硅、聚合物、介电质或另一电绝缘层。层210也可以是互连层，在这种情况下，其可以包括导电材料，诸如铜、钨、铝、合金或其他导电或金属材料。
层212还可以是介电层或导电层，这取决于期望的器件特性和/或层(例如，210-214)的材料。层214可以是封装层，其可以保护层(例如，210和212)以及阱202-208和衬底200免受外力的影响。例如但不用于限制，层214可以是保护裸片106不受机械损伤的层，或者层214可以是保护裸片106不受电磁或辐射损伤的材料层。
在裸片106上设计的电子器件可包括许多特征或结构部件。例如，裸片106可暴露给向衬底200、阱202-208和层(例如，210-214)(如果需要的话)施加掺杂物的任何多种方法。例如但不限制，裸片106可暴露给离子注入、通过扩散工艺驱动进入晶格的掺杂原子的沉积、化学气相沉积、外延生长或其它方法。通过部分层(例如，210-214)的选择性生长、材料选择和移除以及通过衬底200和阱202-208的选择性移除、材料选择和掺杂浓度，可以在本公开的范围内形成许多不同的结构和电子器件。
此外，衬底200、阱202-208和层(例如，210-214)可通过各种工艺选择性地移除或添加。化学湿蚀刻、化学机械平面化(CMP)、等离子体蚀刻、光刻胶掩蔽、镶嵌工艺和其他方法可创建本公开的结构和器件。
异质结双极晶体管(HBT)是一种双极晶体管，其使用不同的半导体材料作为器件的发射极和基极区域，从而创建异质结。异质结双极晶体管可使用III-V化合物半导体材料、II-VI化合物半导体材料或其它类似化合物半导体材料。III-V(和II-VI)化合物半导体材料通常显示出高载流子迁移率和直接能隙。异质结双极晶体管通过支持充分高的频率(例如，高达几百吉赫(GHz))来改进双极晶体管。因此，如图3所示，异质结双极晶体管通常用于高速电路，诸如射频(RF)前端模块的移动RF收发器中包括RF功率放大器的RF芯片设计。
图3示出了无线器件300的示例性设计的框图。图3示出了收发器320的示例，其可以是无线收发器(WTR)。通常，发射器330和接收器350中的信号的调节可以通过放大器、滤波器、增频器、降频器等的一级或多级来执行。这些电路块可与图3所示配置不同来布置。此外，图3中未示出的其它电路块也可用于调节发射器330和接收器350中的信号。除非另有说明，否则图3中的任何信号或任何其他附图可以是单端或差分的。图3中的一些电路块也可以省略。
在图3所示的示例中，无线器件300通常包括收发器320和数据处理器310。数据处理器310可包括存储器(未示出)以存储数据和程序代码，并且通常可以包括模拟和数字处理元件。收发器320可包括支持双向通信的发射器330和接收器350。一般地，无线器件300可包括用于任意数量的通信系统和频带的任意数量的发射器和/或接收器。收发器320的全部或部分可以在一个或多个模拟集成电路(IC)、射频(RF)集成电路(RFIC)、混合信号IC等上实施。
发射器或接收器可使用超外差架构或直接转换架构来实施。在超外差架构中，信号在多级中在射频和基带之间进行频率转换，例如，在一级中从射频到中频(IF)，然后在另一级中从中频到基带，用于接收器。在直接转换架构中，信号在一级中在射频和基带之间进行频率转换。超外差和直接转换架构可使用不同的电路块和/或具有不同的要求。在图3所示的示例中，用直接转换架构来实施发射器330和接收器350。
在发射路径中，数据处理器310处理要被发射的数据。数据处理器310还向发射路径中的发射器330提供同相(I)和正交(Q)模拟输出信号。在示例性方面中，数据处理器310包括数模转换器(DAC)314a和314b，用于将数据处理器310生成的数字信号转换为同相(I)和正交(Q)模拟输出信号(例如，I和Q输出电流)以供进一步处理。
在发射器330内，低通滤波器332a和332b分别对同相(I)和正交(Q)模拟发射信号进行滤波，以去除由先前的数模转换引起的不希望的图像。放大器(AMP)334a和334b分别放大来自低通滤波器332a和332b的信号，并提供同相(I)和正交(Q)基带信号。增频器340的增频混合器341a和341b利用来自TX LO信号发生器390的同相(I)和正交(Q)发射(TX)本地振荡器(LO)信号对同相(I)和正交(Q)基带信号进行增频，以提供增频信号。滤波器342对增频信号进行滤波，以去除由频率增频引起的不希望的图像以及接收频带中的噪声。功率放大器(PA)344放大来自滤波器342的信号以获得期望的输出功率水平并提供发射射频信号。发射射频信号通过双工器/开关346路由并经由天线348发射。
在接收路径中，天线348接收通信信号并提供接收射频(RF)信号，该信号通过双工器/开关346路由并提供给低噪声放大器(LNA)352。双工器/开关346被设计为利用特定的接收(RX)-发射(TX)(RX-TX)双工器频率分离进行操作，使得RX信号与TX信号隔离。接收的RF信号被LNA 352放大并被滤波器354滤波以获得期望的RF输入信号。降频混合器361a和361b将滤波器354的输出与来自RX LO信号发生器380的同相(I)和正交(Q)接收(RX)LO信号(即，LO_I和LO_Q)混合以生成同相(I)和正交(Q)基带信号。同相(I)和正交(Q)基带信号被放大器362a和362b放大，并由低通滤波器364a和364b进一步滤波，以获得提供给数据处理器310的同相(I)和正交(Q)模拟输入信号。在所示的示例性配置中，数据处理器310包括模数转换器(ADC)316a和316b，用于将模拟输入信号转换为数字信号以供数据处理器310进一步处理。
在图3中，发射本地振荡器(TX LO)信号发生器390生成用于增频的同相(I)和正交(Q)TX LO信号，而接收本地振荡器(RX LO)信号发生器380生成用于降频的同相(I)和正交(Q)RX LO信号。每个LO信号是具有特定基频的周期信号。锁相环(PLL)392从数据处理器310接收定时信息，并生成用于调整来自TX LO信号发生器390的TX LO信号的频率和/或相位的控制信号。类似地，PLL 382从数据处理器310接收定时信息，并生成用于调整来自RX LO信号发生器380的RX LO信号的频率和/或相位的控制信号。
无线器件300可支持载波聚合，并且可以(i)接收由多个下行链路载波上的一个或多个小区以不同频率发射的多个下行链路信号和/或(ii)向多个上行链路载波上的一个或多个小区发射多个上行链路信号。对于带内载波聚合，发射是在同一频带的不同载波上发送的。对于带间载波聚合，发射是在不同频带的多个载波上发送的。然而，本领域技术人员将理解，这里描述的方面可以在不支持载波聚合的系统、器件和/或架构中实施。
功率放大器344可包括一级或多级，例如具有驱动器级、功率放大器级或其他部件，其可被配置为在一个或多个频率上、在一个或多个频带中以及在一个或多个功率水平处放大通信信号。被配置为放大通信信号的晶体管通常被选择在充分高的频率处操作。异质结双极晶体管通过支持充分高的频率(例如，高达几百吉赫(GHz))来改进双极晶体管。因此，异质结双极晶体管通常用于高速电路，诸如在移动RF收发器中包括RF功率放大器的指定高功率效率的RF芯片设计。
高电子迁移率晶体管(HEMT)是一种场效应晶体管(FET)，其类似于异质结双极晶体管，依赖于具有不同带隙的不同半导体材料之间的结来形成异质结。高电子迁移率晶体管也可以使用III-V化合物半导体材料、II-VI化合物半导体材料或其他类似化合物半导体材料，显示出高载流子迁移率和直接能隙。高电子迁移率晶体管通过支持充分高的传输频率来改进异质结晶体管，这可以满足未来5G/5G+性能规范。
虽然异质结双极晶体管和假型高电子迁移率晶体管提供了可能的解决方案来满足未来5G/5G+性能规范，但这些晶体管存在上述栅极缩减问题和/或栅极对准问题。例如，传统的化合物半导体(例如GaAs、InP和GaN)高电子迁移率晶体管通常在没有自对准栅极的情况下制造。自对准栅极的缺乏可能是由于传统处理步骤的空间限制。此外，满足未来5G/5G+性能规范的化合物半导体异质结双极晶体管依赖于比传统化合物半导体材料贵至少5倍的化合物半导体材料。因此，期望存在缩减栅极长度(Lgate)并提供自对准栅极以克服上述挑战的器件和工艺。
本发明的多个方面用于提供一种创新的化合物半导体FET，其具有利用减小栅极长度(Lgate)制造的栅极(例如，不对称T栅极或伽马栅极)。在不使用电子束或浸没光刻的情况下，减小的栅极长度Lgate可减小到预定范围(例如，～10纳米到～0.1微米)。这种器件和方法能够使低成本的化合物半导体FET(例如，砷化镓(GaAs))、假型高电子迁移率晶体管(pHEMT)器件用于5G无线通信。化合物半导体FET可包括具有穿过氧化物层的基部和位于氧化物层上的头部的任何栅极。栅极的头部可以是不对称T栅极、伽马栅极或其它类似的不对称或对称栅极配置。
图4示出了根据本公开各个方面的具有缩减栅极长度的化合物半导体场效应晶体管(FET)400。在该布置中，化合物半导体FET 400以缩减的肖特基栅极配置示出。代表性地，化合物半导体FET 400包括可由砷化硅镓(SiGaAs)组成的化合物半导体衬底402(例如，半绝缘)。缓冲层404位于化合物半导体衬底402上。可由砷化镓(GaAs)组成的缓冲层404在化合物半导体衬底402上生长以将缺陷与化合物半导体衬底402隔离。缓冲层404提供光滑表面，在该表面上生长化合物半导体FET 400的有源层。
化合物半导体FET 400还包括沟道406，沟道406通常在缓冲层404之后生长并且可由砷化铝镓(AlGaAs)、砷化铟镓(InGaAs)或其它类似化合物半导体材料组成。理想地，化合物半导体FET 400的所有电子传导应发生在沟道406中。省略关于沟道406和缓冲层404的形成的附加细节，以避免模糊本公开的创新细节。在本公开的各个方面中，化合物半导体FET400包括栅极470，栅极470具有穿过硬掩模414、第一氧化物层440、钝化层412和蚀刻停止层408延伸到沟道406的垂直基部472。化合物半导体FET 400的源极/漏极区域的半导体部分可以与栅极470的垂直基部472自对准。栅极470可以是不对称T栅极、对称T栅极或伽马栅极。
化合物半导体FET 400包括位于第一氧化物层440上的头部474。栅极470的头部474可以是不对称T栅极、伽马栅极或其它类似的不对称或对称栅极配置。化合物半导体FET400包括源极/漏极区域，其由被钝化层412覆盖的掺杂化合物半导体层410(例如，N+GaAs)和欧姆接触件430(例如，金锗(AuGe))组成。在图4中，示出了由隔离层420分离的双晶体管。此外，还示出了化合物半导体FET 400的源极/漏极和栅极的源极/漏极(S/D)接触件和栅极接触件(GC)。
图5A-图5V中示出了减小栅极长度(Lgate)工艺，用于将化合物半导体FET 400制造为肖特基栅极化合物半导体FET，例如如图4所示。
图5A示出了根据本公开各个方面的减小栅极长度工艺500的步骤501之后的化合物半导体FET 400的一部分。图5A示出了支撑外延生长的缓冲层404和沟道406(例如，沟道层)的化合物半导体衬底402。蚀刻停止层408(例如，砷化铝(AlAs))被示出为位于沟道406上，支撑掺杂化合物半导体层410。
图5B示出了根据本公开各个方面的在形成隔离层420的减小栅极长度工艺500的步骤502之后的化合物半导体FET 400的一部分。隔离层420可通过使用例如氦注入剂(例如，1E14-1E15 cm-2)的隔离和注入工艺来形成。在氦注入之后，退火工艺(例如，在500℃下大约一分钟)形成隔离层420。
图5C示出了根据本公开各个方面的形成欧姆接触件430的减小栅极长度工艺500的步骤503之后的化合物半导体FET 400的一部分。欧姆接触件430可使用掺杂化合物半导体层410上的接触光刻沉积来形成。剥离和欧姆退火工艺(例如，在425℃下大约一分钟)形成欧姆接触件430。欧姆接触件430形成化合物半导体FET 400的源极/漏极区域的一部分。
图5D示出了根据本公开各个方面的形成源极/漏极区域的减小栅极长度工艺500的步骤504之后的化合物半导体FET 400的一部分。例如，对掺杂化合物半导体层410执行凹陷蚀刻工艺，其在蚀刻停止层408上停止。欧姆接触件430可提供掩模，使得掺杂化合物半导体层410的剩余部分支撑欧姆接触件430。蚀刻工艺可以是在蚀刻停止层408上停止并暴露蚀刻停止层408的湿化学蚀刻。
图5E示出了根据本公开各个方面的形成钝化层412的减小栅极长度工艺500的步骤505之后的化合物半导体FET 400的一部分。钝化层412形成在蚀刻停止层408的暴露表面上。钝化层412还形成在掺杂化合物半导体层410的剩余部分的侧壁以及欧姆接触件430的侧壁和暴露表面(例如，远离掺杂化合物半导体层410)上。钝化层412可通过原子层沉积(ALD)工艺形成。ALD工艺可将钝化层412形成为具有预定厚度(例如，2-5纳米)的氧化铝(Al2O3)层。
图5F示出了根据本公开各个方面的形成第一介电层的减小栅极长度工艺500的步骤506之后的化合物半导体FET 400的一部分。第一介电层可以是使用旋涂氧化物平面化和涂覆工艺形成的第一氧化物层440。该工艺可在钝化层412上涂覆在室温下为液体的旋涂氧化物(例如，液体氧化物层)。旋涂氧化物可经受烘烤工艺(例如，在400℃下约10分钟)以形成作为固体氧化物层的第一氧化物层440。第一氧化物层440形成在钝化层412上，并且接触欧姆接触件430的暴露侧壁以及隔离层420的一部分。
图5G示出了根据本公开各个方面的形成硬掩模414的减小栅极长度工艺500的步骤507之后的化合物半导体FET 400的一部分。硬掩模414可以由氮化硅(SiN)或其它类似的保护层组成。硬掩模414可通过使用等离子体增强的化学气相沉积(PECVD)工艺来形成。对第一氧化物层440执行PECVD工艺，以形成硬掩模414作为具有预定厚度(例如，约10纳米)的氮化硅层。根据本发明的多个方面，如进一步描述的，硬掩模414提供了掩模层，用于例如使用图案转移工艺形成例如缩减T栅极的基部。
图5H示出了根据本公开各个方面的形成栅极图案450的减小栅极长度工艺500的步骤508之后的化合物半导体FET 400的一部分。栅极图案450的厚度可确定化合物半导体FET 400的栅极长度Lgate。栅极图案450可使用等离子体增强化学气相沉积(PECVD)而形成在硬掩模414上。PECVD工艺可沉积具有确定厚度(例如，25纳米到0.5微米)的硅锗(SiGe)层。此外，硅锗层可基本由锗组成(例如，锗≥50％)。一旦形成，硅锗层经受干蚀刻，以在硬掩模414上形成栅极图案450。栅极图案450的厚度越大，栅极长度Lgate越长。
图5I示出了根据本公开各个方面的形成间隔件材料层452的减小栅极长度工艺500的步骤509之后的化合物半导体FET 400的一部分。间隔件材料层452也可以使用等离子体增强化学气相沉积(PECVD)工艺形成在栅极图案450和硬掩模414上。间隔件材料层452可通过沉积具有预定厚度(例如，在5纳米到0.15微米的范围内)的共形间隔件材料(诸如非晶硅(a-Si))来形成。
图5J示出了根据本公开各个方面的减小栅极长度工艺500的步骤510之后的化合物半导体FET 400的一部分。间隔件454可通过使间隔件材料层452经受干蚀刻工艺而形成。根据本公开的多个方面，间隔件454的厚度是可缩减的，这取决于间隔件材料层452的厚度。间隔材料层452的厚度可以在100纳米到5微米之间。间隔件454的最终厚度可以在1纳米到0.25微米之间。对于0.25微米的间隔件厚度，间隔件454可对应于约1.25微米的eSiGe厚度，具有约0.5微米的非晶硅(a-Si)厚度。对于1微米的间隔件厚度，间隔件454可对应于约10微米的eSiGe厚度，具有约2微米的非晶硅(a-Si)厚度。
图5K示出了根据本公开各个方面的完成间隔件454的形成的减小栅极长度工艺500的步骤511之后的化合物半导体FET 400的一部分。间隔件454通过以下方式完成：使栅极图案450经受选择性蚀刻，使得栅极图案450被移除并且间隔件454保留在硬掩模414上。可以使用盐酸(HCL)湿蚀刻去除栅极图案450，以在硬掩模414上完成间隔件454的形成。
图5L示出了根据本公开各个方面的沉积第二介电层的减小栅极长度工艺500的步骤512之后的化合物半导体FET 400的一部分。第二介电层可以是第二氧化物层442，其也使用旋涂氧化物平面化和涂覆工艺形成。该工艺可以用室温下为液体的旋涂氧化物来涂覆硬掩模414和间隔件454的侧壁。旋涂氧化物可经受烘烤工艺(例如，在400℃约10分钟)以形成第二氧化物层442。间隔件454部分地通过第二氧化物层442暴露。
图5M示出了根据本公开各个方面的通过第二介电层暴露硬掩模414的减小栅极长度工艺500的步骤513之后的化合物半导体FET 400的一部分。通过使第二氧化物层442经受选择性蚀刻，可通过第二氧化物层442暴露硬掩模414。选择性蚀刻可以是四甲基氢氧化铵(TMAH)蚀刻，以在第二氧化物层442中形成开口456。
图5N示出了根据本公开各个方面的在硬掩模414中形成开口并且移除第二介电层的减小栅极长度工艺500的步骤514之后的化合物半导体FET 400的一部分。硬掩模414可经受选择性干蚀刻以在暴露第一氧化物层440的硬掩模414中形成开口458。一旦形成，通过蚀刻第二氧化物层442并停止在硬掩模414上来移除第二氧化物层442。
图5O示出了根据本公开各个方面的在第一氧化物层440中形成在钝化层412上停止的开口的减小栅极长度工艺500的步骤515之后的化合物半导体FET 400的一部分。硬掩模414可用作第一氧化物层440的选择性干蚀刻的图案，以在第一氧化物层440中形成开口459，暴露钝化层412。一旦形成开口459，减小栅极长度工艺500可根据形成肖特基栅极化合物半导体FET还是化合物半导体金属氧化物半导体(MOSFET)而变化。图4的肖特基栅极化合物半导体FET使用减小栅极长度Lgate工艺的步骤516a-523a和图5P-图5V而形成。图6的化合物半导体MOSFET使用图6和图7A-图7G所示的减小栅极长度Lgate工艺的步骤516b-523b而形成。
图5P示出了根据本公开各个方面的在钝化层412中形成开口460的减小栅极长度工艺500的步骤516a之后的化合物半导体FET 400的一部分。钝化层412可经受选择性干蚀刻以在钝化层412中形成开口460，暴露蚀刻停止层408。钝化层412(其为氧化物层)的移除防止形成金属氧化物半导体FET(MOSFET)栅极，如图6所示。即，钝化层412的移除能够形成如图4的肖特基栅极化合物半导体FET。
图5Q示出了根据本公开各个方面的在蚀刻停止层408中形成开口462的减小栅极长度工艺500的步骤517a之后的化合物半导体FET400的一部分。蚀刻停止层408可经受选择性湿蚀刻以在蚀刻停止层408中形成开口462，暴露沟道406。一旦形成，根据本公开的各个方面，根据肖特基T栅极的预定配置，在部分硬掩模414上沉积和图案化第一光刻胶层464。
图5R示出了根据本公开各个方面的沉积肖特基T栅极的第一栅极材料468的减小栅极长度工艺500的步骤518a之后的化合物半导体FET 400的一部分。可执行原子层沉积(ALD)工艺，以将第一栅极材料468沉积在开口462、硬掩模414和第一光刻胶层464中。例如，第一栅极材料468可以被溅射以填充开口462(图5Q)。第一栅极材料468在硬掩模414和第一光刻胶层464上的部分可以为第二栅极材料提供晶种层。第一栅极材料468可以是氮化钛(TiN)、氮化硅钨(WSiN)或其它类似的导电栅极材料。一旦填充开口462(图5Q)，根据本公开的各个方面，第一栅极材料468形成例如肖特基T栅极的垂直基部472。
图5S示出了根据本公开各个方面的形成第二光刻胶层466的减小栅极长度工艺500的步骤519a之后的化合物半导体FET 400的一部分。根据本公开的各个方面，根据肖特基T栅极的预定配置，在第一栅极材料468的部分上沉积和图案化第二光刻胶层466。在这种情况下，第二光刻胶层466的布置确定肖特基T栅极的头部的形状。
图5T示出了根据本公开各个方面的沉积肖特基T栅极的第二栅极材料的减小栅极长度工艺500的步骤520a之后的化合物半导体FET 400的一部分。可执行电镀工艺以将第二栅极材料沉积在第一栅极材料468中以及第二光刻胶层466的侧壁中。第二栅极材料可以是金(Au)或其它类似的导电栅极材料，以能够形成例如根据本公开各个方面的肖特基T栅极的头部474。
图5U示出了根据本公开各个方面的形成肖特基T栅极的减小栅极长度工艺500的步骤521a之后的化合物半导体FET 400的一部分。可执行剥离工艺以移除第一光刻胶层464和第二光刻胶层466。此外，执行蚀刻工艺以移除部分第一栅极材料468，使得第一栅极材料468的剩余部分为栅极470的头部474提供晶种层。在这种布置中，栅极470的头部474被硬掩模414和第一氧化物层440支撑。此外，垂直基部472延伸穿过硬掩模414、第一氧化物层440、钝化层412和蚀刻停止层408以电接触沟道406。
图5V示出了根据本公开各个方面的通过沉积介电层480覆盖化合物半导体FET400来完成作为肖特基T栅极的栅极470的形成的减小栅极长度工艺500的步骤522a之后的化合物半导体FET 400的一部分。栅极470可以是包括垂直基部472和头部474的不对称T栅极。栅极470的配置可提高化合物半导体FET 400的击穿电压，同时降低源极-栅极电阻并提高传输频率/最大频率(Ft/Fmax)。
图6示出了根据本公开各个方面的化合物半导体场效应晶体管(FET)，其包括具有缩减栅极长度的金属氧化物半导体场效应晶体管(MOSFET)栅极。在这种布置中，在缩减MOSFET栅极配置中示出化合物半导体FET 600。与图4的肖特基栅极化合物半导体FET相比，化合物半导体FET 600保持钝化层412，该钝化层412是氧化物层(例如，Al2O3)。如图6所示，钝化层能够形成MOSFET缩减栅极。形成化合物半导体FET 600的栅极长度缩减工艺700还包括如图5A-图5O所示的步骤501-515。栅极长度缩减工艺700在图7A继续。
图7A示出了根据本公开各个方面的在第一氧化物层440中形成开口660的栅极长度缩减工艺700的步骤716b之后的化合物半导体FET 600的一部分。在该布置中，钝化层412不被蚀刻以露出蚀刻停止层408。如图6所示，钝化层412(氧化物层)的移除将防止MOSFET栅极的形成。即，钝化层412的移除能够形成图4的肖特基栅极化合物半导体FET 400。
图7B示出了根据本公开各个方面的形成第一光刻胶层662的减小栅极长度工艺700的步骤717b之后的化合物半导体FET 600的一部分。与减小栅极长度工艺500的步骤517a相比，保持蚀刻停止层408以避免暴露沟道406。根据本公开的多个方面，根据MOSFET T栅极的预定配置，在部分硬掩模414上沉积和图案化第一光刻胶层662。
图7C示出了根据本公开多个方面的沉积MOSFET T栅极的第一栅极材料664的栅极长度缩减工艺700的步骤718b之后的化合物半导体FET 600的一部分。可执行原子层沉积(ALD)工艺以将第一栅极材料664沉积在开口660中、硬掩模414上、以及第一光刻胶层662上。第一栅极材料664的位于硬掩模414和第一光刻胶层662上的部分可以为第二栅极材料提供晶种层。第一栅极材料664可以是氮化钛(TiN)、氮化硅钨(WSiN)或其它类似导电栅极材料。根据本公开的各个方面，一旦沉积在开口660中，第一栅极材料664形成例如MOSFET T栅极的基部672(例如，垂直基部)。
图7D示出了根据本公开各个方面的形成第二光刻胶层665的栅极长度缩减工艺700的步骤719b之后的化合物半导体FET 600的一部分。根据本公开的多个方面，根据MOSFET T栅极的预定配置，在部分第一栅极材料664上沉积和图案化第二光刻胶层665。在这种情况下，第二光刻胶层665的布置确定MOSFET T栅极的头部的形状。
图7E示出了根据本公开各个方面的沉积MOSFET T栅极的第二栅极材料的栅极长度缩减工艺700的步骤720b之后的化合物半导体FET 600的一部分。可执行电镀工艺以将第二栅极材料沉积在第一栅极材料664上以及第二光刻胶层665的侧壁上。根据本公开的各个方面，第二栅极材料可以是金(Au)或其它类似的导电栅极材料，以能够形成例如MOSFET T栅极的头部474。
图7F示出了根据本公开各个方面的形成MOSFET T栅极的栅极长度缩减工艺700的步骤721b之后的化合物半导体FET 600的一部分。可执行剥离工艺以移除第一光刻胶层662和第二光刻胶层665。此外，执行蚀刻工艺以移除部分第一栅极材料664，使得第一栅极材料664的剩余部分为栅极670的头部674提供晶种层。在这种布置中，栅极670的头部674还被硬掩模414和第一氧化物层440支撑。另外，基部672延伸穿过硬掩模414和第一氧化物层440，在钝化层412上停止，这能够形成栅极670作为MOSFET T栅极。
图7G示出了根据本公开各个方面的完成MOSFET T栅极的形成的栅极长度缩减工艺700的步骤722b之后的化合物半导体FET 600的一部分。栅极670的形成通过沉积介电层680覆盖化合物半导体FET 600来完成。栅极670可以是包括基部672和头部674的不对称MOSFET T栅极。栅极670的配置还可以提高化合物半导体FET 600的击穿电压，同时降低源极-栅极电阻并提高传输频率/最大频率(Ft/Fmax)。
图8是示出根据本公开各个方面的制造包括两部分栅极的化合物半导体场效应晶体管(FET)的方法800的流程图。方法800中的块可以按所示顺序执行或不按所示顺序执行，并且在一些方面中可以至少部分并行执行。
方法800从块802开始，在沟道层上形成氧化物层。例如，如图5F的步骤506所示，在钝化层412上沉积旋涂氧化物以提供第一氧化物层440。第一氧化物层440可通过以下方式来形成：初始沉积液体氧化物材料并烘焙液体氧化物材料来形成第一氧化物层440。在块804中，氧化物层被蚀刻以在氧化物层中形成开口。例如，如图5Q的步骤517a所示，开口462(例如，腔体)可通过蚀刻停止层408和用于高电子迁移率晶体管(HEMT)肖特基栅极配置的钝化层暴露部分沟道406。备选地，如图6和图7A-图7G中的步骤716b-723b所示，开口660可停止在氧化物层(诸如钝化层412)上以形成MOSFET配置的腔体。
再次参考图8，在块806中，第一导电栅极材料至少沉积在开口中，以提供栅极的垂直基部。例如，如图5R的步骤518a所示，第一栅极材料468(例如，氮化钛TiN或氮化钨硅(WSiN))沉积在开口462中和沟道406的暴露部分上。备选地，如图7C所示，第一栅极材料664通过第一氧化物层440沉积在开口460中和钝化层412的暴露部分上。在块808中，第二导电栅极材料沉积在第一导电栅极材料被氧化物层支撑的部分上，以提供栅极的头部。例如，如图5T的步骤520a所示，在第一导电栅极材料的一部分上形成第二导电栅极材料(例如，金(Au))以形成肖特基栅极。备选地，如图7E的步骤720b所示，在第一栅极材料664的一部分上形成第二导电栅极材料(例如，金(Au))以形成可缩减到十分之一微米(例如，0.1μm)的MOSFET栅极。
根据本公开的附加方面，化合物半导体材料可包括但不限于砷化镓(GaAs)、磷化铟(InP)、氮化镓(GaN)、镓锑(GaSb)、磷化镓(GaP)、砷化铟镓(InGaAs)、砷化铝镓(AlGaAs)、磷化铟镓(InGaP)、磷化铝镓(AsGaP)、铝镓锑(AlGaSb)、铟镓锑(InGaSb)、氮化铟镓(InGaN)、氮化铝镓(AlGaN)、铟镓砷磷(InGaAsp)、砷化铟镓锑(InGaAsSb)或砷化铟镓：氮化物(InGaAs:N)。这些只是示例性的，其他材料也是可能的。
根据本公开进一步的方面，描述了一种化合物半导体FET。该化合物半导体FET可包括用于支撑化合物半导体FET的装置。例如，如图4和图6所示，支撑装置可包括化合物半导体衬底。在另一方面中，上述装置可以是被配置成执行由上述装置所述功能的任何层、模块或任何装置。
图9是示出可有利地使用本公开方面的示例性无线通信系统900的框图。为了说明，图9示出了三个远程单元920、930和950以及两个基站940。应理解，无线通信系统可具有更多的远程单元和基站。远程单元920、930和950包括IC器件925A、925C和925B，它们包括所公开的化合物半导体场效应晶体管。应理解，其他器件也可以包括所公开的化合物半导体场效应晶体管，诸如基站、用户设备和网络设备。图9示出了从基站940到远程单元920、930和950的正向链路信号980以及从远程单元920、930和950到基站940的反向链路信号990。
在图9中，远程单元920被示为移动电话，远程单元930被示为便携式计算机，以及远程单元950被示为无线本地环路系统中的固定位置远程单元。例如，远程单元可以是移动电话、手持个人通信系统(PCS)单元、诸如个人数字助理(PDA)的便携式数据单元、GPS使能设备、导航设备、机顶盒、音乐播放器、视频播放器、娱乐单元、固定位置单元(诸如仪表读数设备)或者存储或检索数据或计算机指令的其他通信设备或者它们的组合。尽管图9示出了根据本公开各个方面的远程单元，但本公开不限于这些示例性的说明单元。本公开的多个方面可适当地用于许多设备，其中包括所公开的化合物半导体场效应晶体管。
所附权利要求及其等价物旨在涵盖落入保护范围和精神的形式或修改。例如，本文公开的示例装置、方法和系统可应用于订阅多个通信网络和/或通信技术的多SIM无线设备。所公开的装置、方法和系统也可以数字和差分地实施。图中所示的各种部件可实施为例如但不限于处理器、ASIC/FPGA/DSP或专用硬件上的软件和/或固件。此外，可以不同方式组合上述特定示例方面的特征和属性以形成附加方面，所有这些都落入本公开的范围。
上述方法描述和工艺流程图仅作为示例提供，并不用于要求或暗示方法的操作必须按所示顺序来执行。可以各种顺序执行特定操作。诸如“之后”、“然后”、“接下来”的词语并不是为了限制操作的顺序；这些词语只是用于指导读者完成对方法的描述。
结合本文公开的方面描述的各种说明性逻辑块、模块、电路和操作可实施为电子硬件、计算机软件或二者的组合。为了清楚地说明硬件和软件的这种可互换性，上面一般地根据其功能性描述了各种说明性部件、块、模块、电路和操作。这种功能是实施为硬件还是软件取决于对整个系统施加的特定应用和设计约束。本领域技术人员可针对每个特定应用以不同的方式实施所描述的功能，但是这种实施判定不应被解释为偏离本公开的范围。
用于实施结合本文公开各个方面描述的各种说明性逻辑、逻辑块、模块和电路的硬件可使用被设计为执行本文所述功能的通用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其他可编程逻辑器件、分立栅极或晶体管逻辑、分立硬件部件或任何它们的组合来实施或执行。通用处理器可以是微处理器，但在替代方案中，该处理器可以是任何传统处理器、控制器、微控制器或状态机。处理器也可以被实施为接收设备的组合，例如DSP和微处理器的组合、多个微处理器、一个或多个微处理器与DSP核心的结合或者任何其它这样的配置。可替代地，一些操作或方法可通过给定功能特有的电路来执行。
在一个或多个示例性方面中，本文描述的功能可以在硬件、软件、固件或其任何组合中实施。如果在软件中实施，这些功能可作为一个或多个指令或代码存储在非暂态计算机可读存储介质或非暂态处理器可读存储介质上。本文公开的方法或算法的操作可在处理器可执行指令中具体化，该处理器可执行指令可驻留在非暂态计算机可读或处理器可读存储介质上。非暂态计算机可读或处理器可读存储介质可以是计算机或处理器可访问的任何存储介质。例如但不限制，这种非暂态计算机可读或处理器可读存储介质可包括随机存取存储器(RAM)、只读存储器(ROM)、电可擦除可编程只读存储器(EEPROM)、闪存、CD-ROM或其它光盘存储、磁盘存储器或其他磁性存储设备或者可用于以可被计算机访问的指令或数据结构形式存储期望程序代码的任何其他介质。如本文所使用的，磁盘和光盘包括压缩盘(CD)、激光盘、光盘、数字通用盘(DVD)、软盘和蓝光盘，其中磁盘通常以磁方式再现数据，而光盘利用激光光学地再现数据。上述的组合也包括在非暂态计算机可读和处理器可读介质的范围内。另外，方法或算法的操作可作为代码和/或指令的一个或任何组合或集合驻留在可结合到计算机程序产品中的非暂态处理器可读存储介质和/或计算机可读存储介质上。
尽管本公开提供了特定示例性方面和应用，但本领域技术人员明白，包括不提供本文所述的所有特征和优点的方面的其他方面也包括在本公开的范围内。例如，本文描述的装置、方法和系统可数字和差分地执行。因此，本公开的范围仅通过参考所附权利要求来限定。

Claims (20)

1.一种化合物半导体晶体管，包括：
沟道层；
介电层，位于所述沟道层上；以及
栅极，包括穿过所述介电层且电接触所述沟道层的垂直基部以及位于所述介电层上且电耦合至所述栅极的所述垂直基部的头部。
2.根据权利要求1所述的化合物半导体晶体管，其中所述栅极包括不对称T栅极、对称T栅极或伽马栅极。
3.根据权利要求1所述的化合物半导体晶体管，还包括位于所述沟道层上的蚀刻停止层，其中所述介电层被布置为填充与所述蚀刻停止层相邻的腔体。
4.根据权利要求1所述的化合物半导体晶体管，其中所述化合物半导体晶体管包括高电子迁移率晶体管(HEMT)或假型高电子迁移率晶体管(pHEMT)。
5.根据权利要求1所述的化合物半导体晶体管，其中所述化合物半导体晶体管的源极/漏极区域的半导体部分与所述栅极的所述垂直基部自对准。
6.根据权利要求1所述的化合物半导体晶体管，其中所述栅极包括肖特基栅极或金属氧化物半导体场效应晶体管(MOSFET)栅极。
7.根据权利要求1所述的化合物半导体晶体管，其中所述化合物半导体晶体管被集成到功率放大器中。
8.根据权利要求7所述的化合物半导体晶体管，其中所述功率放大器被结合到音乐播放器、视频播放器、娱乐单元、导航设备、通信设备、个人数字助理(PDA)、固定位置数据单元、移动电话和便携式计算机中的至少一个中。
9.一种制造化合物半导体场效应晶体管(FET)的方法，包括：
在沟道层上形成氧化物层；
蚀刻通过所述氧化物层以形成开口；
至少在所述开口中沉积第一导电栅极材料，以提供栅极的垂直基部；以及
在所述第一导电栅极材料的被所述氧化物层支撑的部分上沉积第二导电栅极材料，以提供所述栅极的头部。
10.根据权利要求9所述的方法，其中形成所述氧化物层包括：
在所述沟道层上的钝化层上沉积液体氧化物层；
涂覆并平面化所述液体氧化物层；以及
烘焙所述液体氧化物层，以形成固体氧化物层。
11.根据权利要求9所述的方法，其中所述蚀刻包括暴露所述沟道层。
12.根据权利要求9所述的方法，其中所述蚀刻包括选择性蚀刻，以形成在蚀刻停止层上停止的腔体。
13.根据权利要求9所述的方法，其中沉积所述第一导电栅极材料包括：在所述沟道层的暴露部分上沉积所述第一导电栅极材料，以形成所述栅极的所述垂直基部。
14.根据权利要求13所述的方法，还包括：
将所述化合物半导体FET与功率放大器集成；以及
将所述功率放大器集成到无线收发器中，所述无线收发器被结合到音乐播放器、视频播放器、娱乐单元、导航设备、通信设备、个人数字助理(PDA)、固定位置数据单元、移动电话和便携式计算机中的至少一个中。
15.一种射频(RF)前端模块，包括：
芯片，包括化合物半导体晶体管，所述化合物半导体晶体管包括沟道层、位于所述沟道层上的介电层、和栅极，所述栅极包括穿过所述介电层且电接触所述沟道层的垂直基部以及位于所述介电层上且电耦合至所述栅极的所述垂直基部的头部；以及
天线，耦合至所述芯片的输出。
16.根据权利要求15所述的RF前端模块，其中所述栅极包括不对称T栅极、对称T栅极或伽马栅极。
17.根据权利要求15所述的RF前端模块，还包括位于所述沟道层上的蚀刻停止层，其中所述介电层被布置为填充与所述蚀刻停止层相邻的腔体。
18.根据权利要求15所述的RF前端模块，其中所述化合物半导体晶体管包括高电子迁移率晶体管(HEMT)或假型高电子迁移率晶体管(pHEMT)。
19.根据权利要求15所述的RF前端模块，其中所述化合物半导体晶体管的源极/漏极区域的半导体部分与所述栅极的所述垂直基部自对准。
20.根据权利要求15所述的RF前端模块，其中所述RF前端模块被结合到音乐播放器、视频播放器、娱乐单元、导航设备、通信设备、个人数字助理(PDA)、固定位置数据单元、移动电话和便携式计算机中的至少一个中。
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