CN110429987A - 一种基于fpga的相位生成载波解调系统 - Google Patents

Abstract

本发明公开了一种基于FPGA的相位生成载波解调系统，涉及光纤相位解调技术领域，该PGC解调系统使用FPGA作为信号处理器，可以提高系统的运算速率和解调速度；该PGC解调系统包括依次相连的PGC解调模块、数据缓存模块和异步通信模块，输入的待解调数据还直接输入到数据缓存模块进行存储，PGC解调模块采用改进的PGC解调算法对待解调数据进行解调，PGC解调模块中引入了去扰动单元，在去扰动单元中做相除运算将含有交流项和调制深度的信号消除，使输出项仅有相位信号的正切值，从而减少解调结果对外加载波引入的调制深度的依赖，也可以避免由光源等不稳定因素造成的解调结果不确定，从而提高系统解调的准确性和稳定性。

Description

一种基于FPGA的相位生成载波解调系统

技术领域

本发明涉及光纤相位解调技术领域，尤其是一种基于FPGA的相位生成载波解调系统。

背景技术

光纤传感器具有灵敏度高、线性度高、体积尺寸小、抗电磁干扰、动态范围大等特点，被广泛应用于光纤水声探测、地震波检测等领域。干涉型光纤传感器利用光路中的相位变化来测量物理量，干涉仪的随机相位衰落会导致输出信号信噪比的随机涨落，对于光路中的相位变化需要通过特定的算法求解，相位生成载波(PGC)算法是比较经典的解调方法。

早期PGC解调算法在上位机PC端完成，随着信号处理硬件的发展，基于FPGA和DSP的数字信号处理是常用的解调手段。对于现有的以DSP芯片实现的解调系统来说，较慢的运算速率已经成为技术发展的瓶颈。中国人民解放军国防科技大学使用ZYNQ系列的FPGA对光纤矢量水听器进行解调(CN108519146B)，提高采样率与系统集成度；长沙海盾科技有限公司通过FPGA处理器进行光纤水听器的声压灵敏度测量(CN205808543U)，但以上两种采用的都是传统的PGC算法。传统的PGC-DCM解调技术采用了差分和交叉相乘的做法，与光强相关；而PGC-Arctan解调技术将两路信号进行相除和反正切实现解调，对调制深度的取值依赖严重。清华大学张敏等人在基于PGC原理的独立光纤水听器(CN 201110191719.4)与复用水听器阵列(CN 201210143601.9)的噪声抑制方面作了深入的研究；中船重工715研究所提出了如何进行大规模水听器阵列解调的方法(CN 200910100600.4)；美国Northrop Grumman公司DavidB.Hall对阵列解调也有相关专利发表(US 7038784 B2)；美国海军实验室MichaelAmaral等人对水听器校正系统如何抑制直流漂移作出分析(US 6594198 B2)。但是都没有对如何降低光强扰动和调制深度漂移对PGC算法的影响与谐波抑制做出详细说明。清华大学用载波的三倍频代替基频，避免直流项的产生，仍受调制深度的影响，并且采样频率较高；中国科学院半导体研究所提出反正切微分自交叉相乘算法，消除调制深度与光强的影响，在一定程度上降低了总谐波失真，但是算法中除法运算较多，在实际解调中被除数为零时，会引起数值畸变，产生解调误差(PGC Demodulation Technique With High Stabilityand Low Harmonic Distortion)；哈尔滨工程大学杨军等人将PGC算法与3×3耦合器的固定相移法相结合(CN 201510293444.3)，采用椭圆拟合对参数进行校正；中船重工715研究所高晓文等人发明了对低通滤波后信号进行归一化的解调方法(CN 201710941759.3)。但是以上算法增加了系统结构复杂程度，使信号处理的时间变长,降低了系统实时性。对于PGC解调系统而言，在提高系统运算速率与解调速度的基础上，消除调制深度和光强扰动影响同时抑制谐波失真、减少信号畸变，具有非常重要的意义和实用价值，但目前并没有很好的解决办法。

发明内容

本发明人针对上述问题及技术需求，提出了一种基于FPGA的相位生成载波解调系统，该PGC解调系统以FPGA为实现载体，可以提高系统的运算速率和解调速度，且该PGC解调系统采用了改进的PGC解调算法，可以消除扰动和调制深度漂移的影响，提高系统的准确度和长期稳定性。

本发明的技术方案如下：

一种基于FPGA的相位生成载波解调系统，该相位生成载波解调系统包括基于FPGA实现的PGC解调模块、数据缓存模块和异步通信模块；相位生成载波解调系统的信号输入端连接PGC解调模块的输入端，PGC解调模块的输出端连接数据缓存模块的输入端，PGC解调模块用于对相位生成载波解调系统的信号输入端输入的待解调数据进行解调，待解调数据包含交流项和调制深度；其中，PGC解调模块包括载波生成子模块、混频滤波子模块、正切解算子模块以及反正切子模块：

载波生成子模块的输出端连接混频滤波子模块，载波生成子模块用于生成基频信号和倍频信号并输出给混频滤波子模块；

混频滤波子模块的输入端作为PGC解调模块的输入端连接信号输入端，待解调数据输入到混频滤波子模块；混频滤波子模块用于对基频信号和待解调数据进行混频滤波处理得到待解调数据的正弦分量，混频滤波子模块还用于对倍频信号和待解调数据进行混频滤波处理得到待解调数据的余弦分量；混频滤波子模块的输出端连接正切解算子模块并将提取得到的正弦分量和余弦分量输出给正切解算子模块；

正切解算子模块用于执行正弦分量和余弦分量的相除运算得到待解调数据的相位信号的正切值，正切解算子模块的输出端连接反正切子模块并将相位信号的正切值输出给反正切子模块；

反正切子模块用于执行对相位信号的正切值的反正切运算得到待解调数据的解调结果，解调结果包括待解调数据的相位信号；反正切子模块的输出端作为PGC解调模块的输出端连接数据缓存模块并将待解调数据的解调结果输出至数据缓存模块进行存储；

同时，相位生成载波解调系统的信号输入端还连接数据缓存模块，待解调数据同时还直接输出至数据缓存模块进行存储；数据缓存模块用于存储待解调数据及其对应的解调结果，数据缓存模块的输出端连接异步通信模块的输入端，异步通信模块的输出端连接相位生成载波解调系统的信号输出端，异步通信模块用于通过FIFO队列将数据缓存模块中存储的待解调数据及其对应的解调结果从信号输出端输出。

其进一步的技术方案为，正切解算子模块包括去扰动单元、降幂单元以及符号恢复单元：

去扰动单元包括第一微分器、第二微分器、第一乘法器、第二乘法器以及除法器，混频滤波子模块输出的正弦分量输入到第一微分器和第二乘法器，混频滤波子模块输出的余弦分量输入到第二微分器和第一乘法器，第一微分器用于执行对正弦分量的微分运算得到正弦分量的微分结果，第一微分器的输出端连接第一乘法器，第一乘法器用于执行对余弦分量和正弦分量的微分结果的相乘运算得到第一运算结果；第二微分器用于执行对余弦分量的微分运算得到余弦分量的微分结果，第二微分器的输出端连接第二乘法器，第二乘法器用于执行对正弦分量和余弦分量的微分结果的相乘运算得到第二运算结果；第一乘法器和第二乘法器的输出端均连接除法器，除法器用于执行对第二运算结果和第一运算结果的相除运算得到待解调数据的相位信号的正切值的平方；

除法器的输出端作为去扰动单元的输出端连接降幂单元，降幂单元用于对相位信号的正切值的平方执行降幂处理得到相位信号的正切值的绝对值；

降幂单元的输出端连接符号恢复单元，同时，混频滤波子模块输出的正弦分量和余弦分量输入到符号恢复单元，符号恢复单元用于根据正弦分量和余弦分量的符号确定相位信号的正切值的真实符号，符号恢复单元根据相位信号的正切值的绝对值和相位信号的正切值的真实符号得到相位信号的正切值，符号恢复单元的输出端作为正切解算子模块的输出端连接反正切子模块。

其进一步的技术方案为，混频滤波子模块包括第三乘法器、第四乘法器、第一低通滤波器和第二低通滤波器，载波生成子模块生成的基频信号输入到第三乘法器，载波生成子模块生成的倍频信号输入到第四乘法器，信号输入端输入的待解调数据分别输入到第三乘法器和第四乘法器，第三乘法器的输出端连接第一低通滤波器，第四乘法器的输出端连接第二低通滤波器，第三乘法器用于执行对待解调数据和基频信号的相乘运算并将结果输出给第一低通滤波器，第四乘法器用于执行对待解调数据和倍频信号的相乘运算并将结果输出给第二低通滤波器，第一低通滤波器用于对第三乘法器的输出结果进行低通滤波提取得到待解调数据的正弦分量，第二低通滤波器用于对第四乘法器的输出结果进行低通滤波提取得到待解调数据的余弦分量。

其进一步的技术方案为，载波生成子模块通过调用DDS IP核的DDS模式实现，载波生成子模块用于根据设定的输出频率和起始相位生成基频信号和倍频信号，输出频率在2kHz～50MHz范围内；反正切子模块通过调用CORDIC IP核实现。

本发明的有益技术效果是：

本申请公开了一种基于FPGA的相位生成载波解调系统，该PGC解调系统以FPGA作为信号处理系统算法实现单元，可以提高系统的运算速率和解调速度，突破了传统DSP解调系统解调速度的瓶颈，提高调制频率和采样率，解决低调制频率对解调系统动态和上限频带的限制，解决混叠问题。

同时，该PGC解调系统采用了改进的PGC解调算法，PGC解调模块中引入了去扰动单元，在去扰动单元中做相除运算将含有交流项和调制深度的信号消除，使输出项仅有相位信号的正切值，从而减少解调结果对外加载波引入的调制深度的依赖，避免由光源等不稳定因素造成的解调结果不确定，抑制了谐波，减少非线性影响，有效得提高了系统的准确性和长期稳定性。

该PGC解调系统在FPGA可编程逻辑部分实现了实时全数字化PGC解调，信号处理能力强，占用资源少，该PGC解调系统可以通过以太网与上位机进行实时通信，实现解调结果的存储与查询，并且能够与原始干涉信号进行对比，整套系统集成度高，功能完善，操作方便，人机交互性好。

附图说明

图1是本申请公开的相位生成载波解调系统的模块结构图。

图2是本申请中的PGC解调模块的模块结构图。

图3是基于本申请的PGC解调系统构建的干涉仪调制解调系统的模块结构图。

具体实施方式

下面结合附图对本发明的具体实施方式做进一步说明。

本申请公开了一种基于FPGA的相位生成载波解调系统，该系统的实现平台为FPGA，采用硬件描述语言实现。请参考图1，该相位生成载波解调系统(PGC解调系统)包括基于FPGA实现的PGC解调模块、数据缓存模块和异步通信模块。该系统的信号输入端Vin连接PGC解调模块的输入端，同时，该信号输入端Vin还直接连接数据缓存模块的输入端，PGC解调模块的输出端连接数据缓存模块的输入端，数据缓存模块的输出端连接异步通信模块的输入端，异步通信模块的输出端连接该系统的信号输出端Vout。系统输入采用外部测量数据传来的串行数据流方式，信号输入端Vin输入待解调数据，在光纤相位解调领域，待解调数据即为采集到的干涉信号，待解调数据中包含交流项和调制深度。PGC解调模块对输入的待解调数据进行解调生成对应的解调结果，并将解调结果输出给数据缓存模块进行存储，且输入的待解调数据同时还直接输出至数据缓存模块进行存储。FPGA利用数据缓存模块按时序将待存储待解调数据及其对应的解调结果通过数据总线存储到同步动态随机存取内存(SDRAM)中。异步通信模块将数据缓存模块中存储的待解调数据及其对应的解调结果通过控制取出，通过FIFO队列(异步先进先出队列)将待解调数据及其对应的解调结果从信号输出端Vout输出，比如输出到上位机中进行显示。

在本申请中，PGC解调模块对包含交流项和调制深度的待解调数据进行解调时采用改进的PGC算法，其中，PGC解调模块包括载波生成子模块、混频滤波子模块、正切解算子模块以及反正切子模块，请参考图2，具体的：

载波生成子模块的输出端连接混频滤波子模块，载波生成子模块用于生成基频信号和倍频信号并输出给混频滤波子模块。载波生成子模块通过调用DDS IP核的DDS模式实现，通过设定IP核的输出频率和起始相位，载波生成子模块即能根据设定的输出频率和起始相位生成基频信号和倍频信号，输出频率在2kHz～50MHz范围内。

混频滤波子模块的输入端作为PGC解调模块的输入端连接信号输入端，待解调数据输入到混频滤波子模块。请参考图2，混频滤波子模块包括第三乘法器、第四乘法器、第一低通滤波器和第二低通滤波器，载波生成子模块生成的基频信号输入到第三乘法器，载波生成子模块生成的倍频信号输入到第四乘法器，信号输入端输入的待解调数据分别输入到第三乘法器和第四乘法器，第三乘法器用于执行对待解调数据和基频信号的相乘运算从而实现混频处理，第四乘法器用于执行对待解调数据和倍频信号的相乘运算从而实现混频处理。第三乘法器的输出端连接第一低通滤波器并将结果输出给第一低通滤波器，第四乘法器的输出端连接第二低通滤波器并将结果输出给第二低通滤波器，第一低通滤波器对第三乘法器的输出结果进行低通滤波提取得到待解调数据的正弦分量，第二低通滤波器对第四乘法器的输出结果进行低通滤波提取得到待解调数据的余弦分量。第一低通滤波器和第二低通滤波器的截止频率根据载波信号的输出频率确定，在1kHz～25MHz范围内。

混频滤波子模块的输出端连接正切解算子模块并将提取得到的正弦分量和余弦分量输出给正切解算子模块。正切解算子模块包括去扰动单元、降幂单元以及符号恢复单元：

去扰动单元包括第一微分器、第二微分器、第一乘法器、第二乘法器以及除法器，混频滤波子模块输出的正弦分量输入到第一微分器和第二乘法器，混频滤波子模块输出的余弦分量输入到第二微分器和第一乘法器，第一微分器用于执行对正弦分量的微分运算得到正弦分量的微分结果，第一微分器的输出端连接第一乘法器，第一乘法器用于执行对余弦分量和正弦分量的微分结果的相乘运算得到第一运算结果；第二微分器用于执行对余弦分量的微分运算得到余弦分量的微分结果，第二微分器的输出端连接第二乘法器，第二乘法器用于执行对正弦分量和余弦分量的微分结果的相乘运算得到第二运算结果；第一乘法器和第二乘法器的输出端均连接除法器，除法器用于执行对第二运算结果和第一运算结果的相除运算得到待解调数据的相位信号的正切值的平方，此时交流项扰动和调制深度漂移的影响已经被消除。

除法器的输出端作为去扰动单元的输出端连接降幂单元，降幂单元用于对相位信号的正切值的平方执行降幂处理得到相位信号的正切值的绝对值，此时得到的结果的符号为正。

降幂单元的输出端连接符号恢复单元，同时，混频滤波子模块输出的正弦分量和余弦分量输入到符号恢复单元，符号恢复单元用于根据正弦分量和余弦分量的符号确定相位信号的正切值的真实符号，符号恢复单元根据相位信号的正切值的绝对值和相位信号的正切值的真实符号得到相位信号的正切值：若正弦分量和余弦分量同号，则确定相位信号的正切值的真实符号为正，此时确定相位信号的正切值即为相位信号的正切值的绝对值；若正弦分量和余弦分量符号相反，则确定相位信号的正切值的真实符号为负，此时对相位信号的正切值的绝对值取反，即得到相位信号的正切值。符号恢复单元的输出端作为正切解算子模块的输出端连接反正切子模块。

反正切子模块通过调用CORDIC IP核实现，并配置为反正切模式，反正切子模块执行对相位信号的正切值的反正切运算得到待解调数据的解调结果，解调结果包括待解调数据的相位信号。反正切子模块的输出端作为PGC解调模块的输出端连接数据缓存模块并将待解调数据的解调结果输出至数据缓存模块进行存储。

本申请中PGC解调模块采用改进的PGC算法对包含交流项和调制深度的待解调数据进行解调的算法原理如下：

待解调数据利用贝塞尔函数展开，得到待解调数据的频谱成分：

其中，A是直流强度，B为交流项的幅值，C为调制深度，ω₀为载波频率，为待测的待解调数据的相位信号，J_k(C)为贝塞尔函数系数。

使用基频信号Gcosω₀t和倍频信号Hcos2ω₀t，经过混频滤波子模块的混频滤波处理后得到的正弦分量I₁(t)和余弦分量I₂(t)如下，其中G是基频信号的幅值，H是倍频信号的幅值，J₁(C)是第1阶贝塞尔函数系数，J₂(C)是第2阶贝塞尔函数系数：

经过正切解算子模块的去扰动单元和降幂单元后得到如下结果：

由此可以看出，该结果不含交流项的幅值B和调制深度C，因此不受交流项扰动和调制深度漂移的影响，在光纤相位解调领域也即不受光强扰动和调制深度漂移的影响。该结果再经过符号恢复单元和反正切子模块后即能得到相位信号

本申请给出一个该PGC解调系统的应用实例，在其用于干涉仪调制解调系统中时，构成的干涉仪调制解调系统的结构图如图3所示，整个干涉仪调制解调系统包括光源模块、干涉仪、信号采集预处理模块、信号解调模块、电源模块和上位机。电源模块为系统提供稳定电源，输入为220V交流电，通过电源转换和稳压电路为信号解调模块、光源模块和上位机供电。其中，光源模块使用放大自发辐射(ASE)光源，中心波长1550nm，光源模块将光注入干涉仪中。干涉仪为迈克尔逊干涉仪。干涉仪产生的干涉信号输入信号采集预处理模块，信号采集预处理模块依次包括光电探测器、放大电路和高速模数转换器(ADC)，光电探测器为InGaAs型光电探测器，连接模式属于尾纤式FC/PC，工作波长为1100nm～1650nm，光强响应度R＝0.85A/W，电容为0.35pF，内部集成光电二极管探测芯片和低噪声放大电路，负责接收干涉仪输出的干涉信号并将接收到的光信号转换为电信号；放大电路采用低噪声、轨到轨差分放大器，实现差分电路设计，电信号经过放大电路进行信号增益控制，然后通过高速ADC对电信号进行数字化采样，将模拟信转换成数字信号，然后输入到信号解调模块。

信号解调模块包括本申请的PGC解调系统、同步时钟模块、调制输出模块、数据通信接口以及数据存储器。信号采集预处理模块将信号输入到PGC解调系统中，PGC解调系统对经高速ADC采样点数字信号送入数据存储器中进行保存，同时使用本申请的改进的PGC解调算法进行PGC解调。PGC解调系统中的载波生成子模块输出频率为6kHz的基频信号和12kHz的倍频信号，设置混频滤波子模块中的第一低通滤波器和第二低通滤波器为FIR滤波器，参数为通带截止频率2kHz，阻带截止频率3kHz，衰减-80dB，通带波纹为0.01dB，阶数为265阶。PGC解调系统进行解调得到解调结果后，将原始的干涉信号和解调结果送入数据通信接口，由数据通信接口上传到上位机，上位机为带网络接口的台式机或者笔记本电脑，上位机对解调结果与原始干涉信号进行接收并实时显示与存储。同时，PGC解调系统还通过调制输出控制其串行外围接口(SPI)驱动DAC产生幅度为1.2rad、频率为144Hz的正弦波作为扰动信号施加到干涉仪上。同步时钟模块通过分频转换为四路同步时钟为高速ADC、PGC解调系统、数据存储器和调制输出模块提供同步时钟基准。

以上所述的仅是本申请的优选实施方式，本发明不限于以上实施例。可以理解，本领域技术人员在不脱离本发明的精神和构思的前提下直接导出或联想到的其他改进和变化，均应认为包含在本发明的保护范围之内。

Claims (4)

1.一种基于FPGA的相位生成载波解调系统，其特征在于，所述相位生成载波解调系统包括基于FPGA实现的PGC解调模块、数据缓存模块和异步通信模块；所述相位生成载波解调系统的信号输入端连接所述PGC解调模块的输入端，所述PGC解调模块的输出端连接所述数据缓存模块的输入端，所述PGC解调模块用于对所述相位生成载波解调系统的信号输入端输入的待解调数据进行解调，所述待解调数据包含交流项和调制深度；其中，所述PGC解调模块包括载波生成子模块、混频滤波子模块、正切解算子模块以及反正切子模块：

所述载波生成子模块的输出端连接所述混频滤波子模块，所述载波生成子模块用于生成基频信号和倍频信号并输出给所述混频滤波子模块；

所述混频滤波子模块的输入端作为所述PGC解调模块的输入端连接所述信号输入端，所述待解调数据输入到所述混频滤波子模块；所述混频滤波子模块用于对所述基频信号和所述待解调数据进行混频滤波处理得到所述待解调数据的正弦分量，所述混频滤波子模块还用于对所述倍频信号和所述待解调数据进行混频滤波处理得到所述待解调数据的余弦分量；所述混频滤波子模块的输出端连接所述正切解算子模块并将提取得到的所述正弦分量和余弦分量输出给所述正切解算子模块；

所述正切解算子模块用于执行所述正弦分量和余弦分量的相除运算得到所述待解调数据的相位信号的正切值，所述正切解算子模块的输出端连接所述反正切子模块并将所述相位信号的正切值输出给所述反正切子模块；

所述反正切子模块用于执行对所述相位信号的正切值的反正切运算得到所述待解调数据的解调结果，所述解调结果包括所述待解调数据的相位信号；所述反正切子模块的输出端作为所述PGC解调模块的输出端连接所述数据缓存模块并将所述待解调数据的解调结果输出至所述数据缓存模块进行存储；

同时，所述相位生成载波解调系统的信号输入端还连接所述数据缓存模块，所述待解调数据同时还直接输出至所述数据缓存模块进行存储；所述数据缓存模块用于存储所述待解调数据及其对应的所述解调结果，所述数据缓存模块的输出端连接所述异步通信模块的输入端，所述异步通信模块的输出端连接所述相位生成载波解调系统的信号输出端，所述异步通信模块用于通过FIFO队列将所述数据缓存模块中存储的待解调数据及其对应的解调结果从所述信号输出端输出。

2.根据权利要求1所述的相位生成载波解调系统，其特征在于，所述正切解算子模块包括去扰动单元、降幂单元以及符号恢复单元：

所述去扰动单元包括第一微分器、第二微分器、第一乘法器、第二乘法器以及除法器，所述混频滤波子模块输出的所述正弦分量输入到所述第一微分器和所述第二乘法器，所述混频滤波子模块输出的所述余弦分量输入到所述第二微分器和所述第一乘法器，所述第一微分器用于执行对所述正弦分量的微分运算得到所述正弦分量的微分结果，所述第一微分器的输出端连接所述第一乘法器，所述第一乘法器用于执行对所述余弦分量和所述正弦分量的微分结果的相乘运算得到第一运算结果；所述第二微分器用于执行对所述余弦分量的微分运算得到所述余弦分量的微分结果，所述第二微分器的输出端连接所述第二乘法器，所述第二乘法器用于执行对所述正弦分量和所述余弦分量的微分结果的相乘运算得到第二运算结果；所述第一乘法器和所述第二乘法器的输出端均连接所述除法器，所述除法器用于执行对所述第二运算结果和所述第一运算结果的相除运算得到所述待解调数据的相位信号的正切值的平方；

所述除法器的输出端作为所述去扰动单元的输出端连接所述降幂单元，所述降幂单元用于对所述相位信号的正切值的平方执行降幂处理得到相位信号的正切值的绝对值；

所述降幂单元的输出端连接所述符号恢复单元，同时，所述混频滤波子模块输出的所述正弦分量和所述余弦分量输入到所述符号恢复单元，所述符号恢复单元用于根据所述正弦分量和所述余弦分量的符号确定所述相位信号的正切值的真实符号，所述符号恢复单元根据所述相位信号的正切值的绝对值和所述相位信号的正切值的真实符号得到所述相位信号的正切值，所述符号恢复单元的输出端作为所述正切解算子模块的输出端连接所述反正切子模块。

3.根据权利要求1所述的相位生成载波解调系统，其特征在于，所述混频滤波子模块包括第三乘法器、第四乘法器、第一低通滤波器和第二低通滤波器，所述载波生成子模块生成的所述基频信号输入到所述第三乘法器，所述载波生成子模块生成的所述倍频信号输入到所述第四乘法器，所述信号输入端输入的所述待解调数据分别输入到所述第三乘法器和所述第四乘法器，所述第三乘法器的输出端连接所述第一低通滤波器，所述第四乘法器的输出端连接所述第二低通滤波器，所述第三乘法器用于执行对所述待解调数据和所述基频信号的相乘运算并将结果输出给所述第一低通滤波器，所述第四乘法器用于执行对所述待解调数据和所述倍频信号的相乘运算并将结果输出给所述第二低通滤波器，所述第一低通滤波器用于对所述第三乘法器的输出结果进行低通滤波提取得到所述待解调数据的正弦分量，所述第二低通滤波器用于对所述第四乘法器的输出结果进行低通滤波提取得到所述待解调数据的余弦分量。

4.根据权利要求1至3任一所述的相位生成载波解调系统，其特征在于，

所述载波生成子模块通过调用DDSIP核的DDS模式实现，所述载波生成子模块用于根据设定的输出频率和起始相位生成所述基频信号和所述倍频信号，所述输出频率在2kHz～50MHz范围内；所述反正切子模块通过调用CORDIC IP核实现。