CN110429916B - 提高温度特性的限幅放大装置 - Google Patents

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Abstract

本发明公开了一种应用于高速接口系统中的高性能限幅放大器，主要解决现有技术中晶体管电子迁移率随温度变化导致放大器的带宽和摆幅发生变化的问题。其包括：负载偏置电路、限幅放大器核心电路和尾电流产生电路。其中，负载偏置电路用来产生高偏置电压，提高限幅放大器输出摆幅；限幅放大器由四级级联构成，用于对输入差分信号的放大，并通过有源电感峰化技术提高限幅放大器的带宽；尾电流产生电路同时产生恒定摆幅电流和恒定带宽电流，并根据温度的变化来自动选择两者中的较大者，以同时提高限幅放大器的带宽和摆幅的温度特性。本发明在各种电源电压和温度下均具有稳定的增益、摆幅和带宽，可用于高速接口系统中。

Description

提高温度特性的限幅放大装置
技术领域
本发明属于微电子电路技术领域，特别涉及一种限幅放大器，可用于高速接口系统中。
背景技术
在高速接口系统中，经常需要对较小幅度的输入信号进行线性放大处理，直至放大器的输出信号处于限幅状态，因此研究设计高带宽和大摆幅的限幅放大器十分必要。对于限幅放大器的带宽，由于输出端负载电容的变化较小，基本处于恒定状态，因此其带宽的变化主要取决于放大器差分输入晶体管跨导的变化，根据跨导计算公式
Figure BDA0002125160110000011
Figure BDA0002125160110000012
可知，晶体管的跨导与电子迁移率有关，而电子迁移率是随温度的升高而下降，因此晶体管的跨导会随着温度的升高而降低，导致放大器的带宽随着温度上升而下降；对于限幅放大器的摆幅，通常也与温度关系密切，并且与具体的电路结构有关。因为电路系统在工作中，通常需要保证在较大的温度范围内电路需要正常工作，因此研究如何提高限幅放大器带宽和摆幅的温度特性的技术十分必要。
现有限幅放大装置通常只注重于消除温度对于单一特性的影响：即一些放大装置只考虑如何稳定其输出摆幅，而没有关注温度变化对带宽的影响；而另一些放大装置只考虑到了温度变化对带宽的影响，忽略了温度变化对放大器输出信号摆幅的影响。这严重影响了限幅放大器的性能，限制了其在射频系统和高速接口系统的应用。
发明内容
本发明的目的在于针对上述现有技术的不足，提供一种提高温度特性的限幅放大装置，以减小温度对限幅放大器摆幅和带宽的影响，另外，本发明中还提出来摆幅增大技术。
为实现上述目的，本发明的限幅放大装置，包括负载偏置电路1、限幅放大器核心电路2和尾电流产生电路3，三者之间依次相连，且负载偏置电路为限幅放大器核心电路中的负载NMOS晶体管提供偏置电压，尾电流产生电路为其提供偏置电流，该负载偏置电路，用于产生高偏置电压，该高电压比电源电压高一个NMOS晶体管阈值电压，以提高限幅放大器的输出摆幅，其特征在于：
所述的限幅放大器核心电路，为四级级联结构，每级全差分电路由一对NMOS晶体管作为差分输入对管、另一对NMOS晶体管作为负载，以保证限幅放大器的增益稳定，并对输入差分信号进行放大；
所述的尾电流产生电路3，包括恒定摆幅控制电压器31、恒定带宽控制电流器32、电流比较器33、时序控制器34及电流选择器35，该恒定摆幅控制电压器31用来产生与NMOS晶体管阈值电压相关的偏置电压Vb1和Vb2，该偏置电压将与电流比较器33的第二输入端Vin2及电流选择器35的第三输入端Vin3连接；恒定带宽控制电流器32用来产生与NMOS晶体管电子迁移率成反比的偏置电流，该偏置电流信息将输出到电流比较器33的第一输入端Vin1及电流选择器35的第一输入端Vin1；电流比较器33、时序控制器34、电流选择器35三者依次顺序相连；上述尾电流产生电路3构成温度相关的电流源，为限幅放大器核心电路2提供偏置电流，从而补偿限幅放大器核心电路2中NMOS晶体管的电子迁移率随温度的变化，提高各级限幅放大器电路的输出摆幅及带宽随温度变化的稳定性。
进一步，所述负载偏置电路包括：三个NMOS晶体管M43、M44、M47，两个PMOS晶体管M45、M46，一个电流源Icp，三个电容C1、C2、C3；该NMOS晶体管M43的源极与NMOS晶体管M44的源极相连接，并连接至电源电压Vdd，其漏极与PMOS晶体管M45的漏极相连，并连接至电容C1的上极板，其栅极与PMOS晶体管M45的栅极、PMOS晶体管M46的漏极、NMOS晶体管M44的漏极相连，并连接至电容C2的上极板；两个PMOS晶体管M45、M46的源极相连；电容C1的下极板连接到clkb，电容C2的下极板连接到clk，clk和clkb为频率相同、相位相反的时钟信号；两个NMOS晶体管M43、M44和两个PMOS晶体管M45、M46构成电荷泵电路并通过电流源Icp连接至NMOS晶体管M47的漏极与栅极，再与电容C3相连，用来产生稳定的偏置电压，该电压比电源电压Vdd高一个NMOS晶体管阈值电压。
进一步，所述所述的限幅放大器核心电路为四级级联的全差分放大器，每一级全差分放大器结构相同，均包括：四个NMOS晶体管，两个电阻，将四个NMOS晶体管两两一组，其中第一组的两个NMOS晶体管用作放大器的差分输入对管，其源极分别与尾电流产生电路相连接，其栅极分别连接到差分输入信号；第二组的两个NMOS晶体管用作放大器的输出端负载，其栅极分别经过电阻连接到偏置电压，其漏极和电源Vdd相连，其源极分别与第一组的两个NMOS晶体管的漏极两两相连并作为单级放大器的输出端与下一级放大器的输入端相连接。
本发明与现有技术相比具有如下优点：
1.本发明由于使用负载偏置电路为限幅放大器提供偏置电压，该偏置电压比电源电压高一个NMOS晶体管的阈值电压，使限幅放大器的输出摆幅得到提高；
2.本发明在限幅放大器核心电路中，通过在四级级联的全差分电路中每一级的负载NMOS晶体管栅极串联电阻连接到偏置电压，增加了电路的带宽；
3.本发明在所述的尾电流产生电路中将恒定摆幅控制电路及恒定带宽控制电路的优点相结合，在提高限幅放大器带宽和输出摆幅温度特性的同时，可以使得系统的功耗最低。
附图说明
图1是本发明的整体结构框图；
图2是本发明中的尾电流产生电路结构框图
图3是本发明的电路原理图；
图4是图3中时序控制器的时序示意图；
图5是本发明中的尾电流温度特性曲线示意图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，下面结合实例和附图，对本发明实例做进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本发明，并不用于限定本发明。
参见图1，本发明包括负载偏置电路1、限幅放大器核心电路2和尾电流产生电路3，三者之间依次相连，负载偏置电路1为限幅放大器核心电路2的提供偏置电压，尾电流产生电路3为限幅放大器核心电路2提供偏置电流，其中限幅放大器核心电路由四级级联的全差分放大器构成，级间采用直接耦合连接方式。
参见图2，本实例所述尾电流产生电路3，包括恒定摆幅控制电压器31、恒定带宽控制电流器32、电流比较器33、时序控制器34及电流选择器35，该恒定摆幅控制电压器31的输出端与电流选择器的第二输入端Vin2及电流比较器的第三输入端Vin3相连接；恒定带宽控制电流器的输出端与电流选择器的第一输入端Vin1及电流比较器的第一输入端Vin1相连接；电流比较器33、时序控制器34、电流选择器35三者依次顺序相连；上述尾电流产生电路构成温度相关的电流源，为限幅放大器核心电路提供偏置电流，从而补偿限幅放大器核心电路中NMOS晶体管的电子迁移率随温度的变化，提高各级限幅放大器电路的输出摆幅及带宽随温度变化的稳定性。
参见图3，本发明的电路中包括：十四个PMOS晶体管、三十三个NMOS晶体管，十二个电阻、一个电流源、一个放大器、一个比较器、三个反相器、两个或非门、两个缓冲器、两个延时单元。这十四个PMOS晶体管和三十三个NMOS晶体管，按顺号用符号M统一编号，即十四个PMOS晶体管编号为M2、M3、M4、M5、M11、M12、M13、M14、M15、M16、M19、M26、M45、M46，三十三个NMOS晶体管编号为M1、M6、M7、M8、M9、M10、M17、M18、M20、M21、M22、M23、M24、M25、M27、M28、M29、M30、M31、M32、M33、M34、M35、M36、M37、M38、M39、M40、M41、M42、M43、M44、M47，这些晶体管通过相互连接或与其外围元件连接构成所述的负载偏置电路1、限幅放大器核心电路2和尾电流产生电路3，其中尾电流产生电路3包括的恒定摆幅控制电压器31、恒定带宽控制电流器32、电流比较器33、时序控制器34及电流选择器35。
一.尾电流产生电路3的电路结构
1.1)恒定摆幅控制电压器31的电路结构：
第一NMOS晶体管M1、第二NMOS晶体管M6及第一至第四PMOS晶体管M2、M3、M4、M5、三个电阻R9、R10、R11和一个放大器A1构成尾电流产生电路3中的恒定摆幅控制电压器31。
放大器A1的正向输入端连接至恒定电压Vosc，其负向输入端连接至电阻R9与第一NMOS晶体管M1的源极，其输出端连接至第一NMOS晶体管M1的栅极，构成理想的下拉电流源；
第一PMOS晶体管M2的漏极分别与第一NMOS晶体管M1的漏极、第二PMOS晶体管M3、第三PMOS晶体管M4的栅极相连接，其源极与第二PMOS晶体管M3的漏极相连，其栅极与第四PMOS晶体管M5的栅极相连，并连接到偏置电压Vb4；
第三PMOS晶体管M4的源极与第二PMOS晶体管M3的源极相连并连接至电源电压Vdd，其漏极与第四PMOS晶体管M5的源极相连；
第二NMOS晶体管M6的栅极与漏极相连，并通过电阻R10连接到节点Vb1，R11处于节点Vb1和节点Vb2之间；
第一至第四PMOS晶体管M2、M3、M4、M5构成电流镜电路，以将第一PMOS晶体管M2、第二PMOS晶体管M3支路的电流镜像到第三PMOS晶体管M4、第四PMOS晶体管M5支路，该支路中两个电阻R10、R11中间的节点Vb1与电流比较器33中的第八NMOS晶体管M18的栅极及电流选择器35中的第十二NMOS晶体管M23的栅极相连接，该支路中第四NMOS晶体管M5的漏极与电阻R11的中间节点Vb2与电流选择器35中第十二PMOS晶体管的M26的源极相连接。
1.2)恒定带宽控制电流器32的电路结构：
第三至第六NMOS晶体管M7、M8、M9、M10，第五至第八PMOS晶体管M11、M12、M13、M14及电阻R12构成尾电流产生电路3中的恒定带宽控制电流器32，用于产生令限幅放大器核心电路2带宽恒定的偏置电流；
第四NMOS晶体管M8的源极与电阻R12相连接，其漏极与第六NMOS晶体管M10的源极相连；
第五NMOS晶体管M9的栅极与第六NMOS晶体管M10的栅极相连，并连接至偏置电压Vb3，其漏极与第三NMOS晶体管M7、第四NMOS晶体管M8的栅极、第五PMOS晶体管M11的漏极相连，并连接至电流选择器35中的第十NMOS晶体管M21的栅极，其源极与第三NMOS晶体管M7的漏极相连接；
第六PMOS晶体管M12的栅极与第五PMOS晶体管M11的栅极相连，并连接至偏置电压Vb4，其源极与第八PMOS晶体管M14的漏极相连接；
第七PMOS晶体管M13的栅极分别与第六PMOS晶体管M12的漏极、第六NMOS晶体管M10的漏极、第八PMOS晶体管M14的栅极相连，其漏极连接至第五PMOS晶体管M11的源极，其源极与第八PMOS晶体管M14的源极相连，并连接至电源电压Vdd。
1.3)电流比较器33的电路结构：
第九PMOS晶体管M15、第十PMOS晶体管M16、第七NMOS晶体管M17、第八NMOS晶体管M18和一个比较器CMP1共同构成尾电流产生电路3中的电流比较器33,用于比较上述恒定摆幅控制电压器31、恒定带宽控制电流器32所产生的电流的大小；
第九PMOS晶体管M15的栅极连接至恒定带宽电流控制器中第八PMOS晶体管M14的栅极，其源极连接至电源电压Vdd；
第十PMOS晶体管M16的栅极与偏置电压Vb4相连接，其源极与第九PMOS晶体管M15的漏极相连接，其漏极与第七NMOS晶体管M17的漏极相连接；
第七NMOS晶体管M17的栅极连接至偏置电压Vb5，其源极连接至第八NMOS晶体管M18的漏极；
比较器CMP1的正向输入端连接至PMOS晶体管M16的漏极与NMOS晶体管M17的漏极相连的节点VNT，其反向输入端连接至恒定电压0.5Vdd，其输出端连接至时序控制器34中的第一反相器INV1及第二或非门NOR2的输入端，该比较器CMP1用于检测节点VNT的电位，当其电位高于0.5Vdd时，比较器CMP1输出为高电位，当其电位低于0.5Vdd时，比较器CMP1输出为低电位。
1.4)时序控制器34的电路结构：
三个反相器INV1、INV2、INV3、两个或非门NOR1、NOR2、两个延时单元D1、D2、两个缓冲器BUF1、BUF2，构成尾电流产生电路3中的时序控制器34，用于产生电流选择器35的控制信号，防止在电流切换时两路电流同时关断的情况发生；
该反相器INV1的输入端与电流比较器33中的比较器CMP1的输出端相连接，其输出端连接至或非门NOR1的一个输入端，或非门NOR1的另一输入端连接至第二缓冲器BUF2的输出端，或非门NOR1的输出端依次通过第一延时单元D1、第一缓冲器BUF1、第二反相器INV2连接至电流选择器35中的第九NMOS晶体管M20的栅极；
该或非门NOR2的一个输入端与电流比较器33的输出端相连接，其另一个输入端连接至第一缓冲器BUF1的输出端，其输出端依次通过第二延时单元D2、第二缓冲器BUF2、第三反相器INV3与电流选择器35中第十四NMOS晶体管M25的栅极连接。
1.5)电流选择器35的电路结构：
第九至第十四NMOS晶体管M20、M21、M22、M23、M24、M25、第十一PMOS晶体管M19、第十二PMOS晶体管M26构成尾电流产生电路3中的电流选择器35，用于将两种电流进行选择；
第十至第十三NMOS晶体管M21、M22、M23、M24分别由四个完全相同的NMOS晶体管并联组成，用于为限幅放大器核心电路提供偏置电流；
第十一PMOS晶体管M19的源极与恒定带宽电流控制器中第五NMOS晶体管M9的栅极相连接，其栅极与第九NMOS晶体管M20的漏极连接至时序控制器34，其漏极与第十一NMOS晶体管M22的栅极及第九NMOS晶体管M20的漏极相连接；
第十二PMOS晶体管M26的源极与恒定摆幅控制电压器31中的Vb2节点相连接，其栅极与第十四NMOS晶体管M25的栅极连接至时序控制器34，其漏极与第十四NMOS晶体管M25的漏极及第十三NMOS晶体管M24的栅极相连接。
所述第一PMOS晶体管M2、第四PMOS晶体管M5的宽长比相匹配，第二PMOS晶体管M3、第三PMOS晶体管M4的宽长比相匹配，第二NMOS晶体管M6、第八NMOS晶体管M18、第十二NMOS晶体管M23的宽长比相匹配，第三NMOS晶体管M7、第四NMOS晶体管M8、第十NMOS晶体管M21的宽长比相匹配，第五NMOS晶体管M9、第六NMOS晶体管M10、第十一NMOS晶体管M22的宽长比相匹配，第七至第九PMOS晶体管M13、M15、M14的宽长比相匹配。
二.限幅放大器核心电路2的电路结构
所述限幅放大器核心电路电路，由四级级联的全差分放大器构成，该放大器各级结构相同，每一级全差分放大器均包括：四个NMOS晶体管、两个电阻，将四个NMOS晶体管两两一组，其中第一组的两个NMOS晶体管用作全差分放大器的差分输入对管，其源极分别尾电流产生电路相连接，其栅极分别连接到差分输入信号；第二组的两个NMOS晶体管用作该级全差分放大器的输出端负载，其栅极分别通过电阻连接到偏置电压，其漏极和电源Vdd相连，其源极分别与第一组的两个NMOS晶体管的漏极两两相连并作为单级全差分放大器的输出端与下一级放大器的输入端相连接。其中：
第一级全差分放大器，包括：第十五至十八NMOS晶体管M27、M28、M29、M30和两个电阻R1、R2，该第一级第一组的第十五NMOS晶体管M27、第十六NMOS晶体管M28为全差分放大器的差分输入对管，其源极与尾电流产生电路3相连，其栅极分别连接到差分输入信号；该第一级的第二组的第十七NMOS晶体管M29、第十八NMOS晶体管M30为全差分放大器的输出端负载，其源极分别与第一级的第一组第十五NMOS晶体管M27、第十六NMOS晶体管M28的漏极相连，其栅极分别通过电阻R1、R2连接到负载偏置电路；该级第一组的第十五NMOS晶体管M27、第十六NMOS晶体管M28的宽长比相匹配，该级第二组的第十七NMOS晶体管M29、第十八NMOS晶体管M30相匹配，该级两个电阻R1、R2的宽长比相匹配。
第二级全差分放大器，包括：第十九至二十二NMOS晶体管M31、M32、M33、M34、两个电阻R3、R4。该第二级第一组的第十九NMOS晶体管M31、第二十NMOS晶体管M32为全差分放大器的差分输入对管，其源极与尾电流产生电路3相连接，其栅极分别连接到第一级全差分放大器中的第一组的第十五NMOS晶体管M27和第十六NMOS晶体管M28的漏极；该第二级的第二组的第二十一NMOS晶体管M33、第二十二NMOS晶体管M34作为第二级全差分放大器的输出端负载，其源极分别与该级第一组的第十九NMOS晶体管M31、第二十NMOS晶体管M32的漏极相连，其栅极分别通过电阻R3、电阻R4连接到负载偏置电路，其漏极与电源Vdd相连；该级第一组的第十九NMOS晶体管M31、第二十NMOS晶体管M32的宽长比相匹配，该级第二组的第二十一NMOS晶体管M33、第二十二NMOS晶体管M34的宽长比相匹配，该级两个电阻R3、R4的宽长比相匹配。
第三级全差分放大器，包括：第二十三至二十六NMOS晶体管M35、M36、M37、M38、两个电阻R5、R6，该第三级第一组的第二十三NMOS晶体管M35、第二十四NMOS晶体管M36为全差分放大器的差分输入对管，其源极与尾电流产生电路3相连，其栅极分别连接到第二级全差分放大器中第一组的第十九NMOS晶体管M31、第二十NMOS晶体管M32的漏极；该第三级的第二十五NMOS晶体管M37、第二十六M38为该级全差分放大器的输出端负载，其源极分别与该级第一组第二十三NMOS晶体管M35、第二十四NMOS晶体管M36的漏极相连，其栅极分别通过该级的两个电阻R5、R6连接到负载偏置电路，其漏极分别与电源Vdd相连；该级第一组的第二十三NMOS晶体管M35、第二十四NMOS晶体管M36的宽长比相匹配，该级第二组的第二十五NMOS晶体管M37、第二十六M38的宽长比相匹配，该级两个电阻R5、R6的宽长比相匹配。
第四级全差分放大器，包括：第二十七至三十NMOS晶体管M39、M40、M41、M42和两个电阻R7、R8，其中，该第四级第一组的第二十七NMOS晶体管M39、第二十八NMOS晶体管M40为全差分放大器的差分输入对管，其源极与尾电流产生电路3相连，其栅极分别连接到第三级全差分放大器中第一组的第二十三NMOS晶体管M35、第二十四NMOS晶体管M36的漏极；该第四级第二组的第二十九NMOS晶体管M41、第三十NMOS晶体管M42为第四级全差分放大器的输出端负载，其源极分别与该级第一组的第二十七NMOS晶体管M39、第二十八NMOS晶体管M40的漏极相连，其栅极分别通过该级电阻R7、R8连接到负载偏置电路，其漏极与电源Vdd相连；该级第一组的第二十七NMOS晶体管M39、第二十八NMOS晶体管M40的宽长比相匹配，该级第二组的两个第二十九NMOS晶体管M41、第三十NMOS晶体管M42的宽长比相匹配，该级两个电阻R7、R8的宽长比相匹配。
三.负载偏置电路1的电路结构
所述负载偏置电路，包括第三十一至三十三NMOS晶体管M43、M44、M47，第十三PMOS晶体管M45、第十四PMOS晶体管M46，一个电流源Icp和三个电容C1、C2、C3；
该第三十一NMOS晶体管M43的源极与第三十二NMOS晶体管M44的源极相连接，并连接至电源电压Vdd，其漏极与PMOS晶体管M45的漏极相连，并连接至电容C1的下极板，其栅极与第三十二NMOS晶体管M44的漏极、第十三PMOS晶体管M45的栅极、第十四PMOS晶体管M46的漏极相连，并连接至电容C2的上极板；第十三PMOS晶体管M45、第十四PMOS晶体管M46的源极连接到节点Vcp；电容C1的下极板连接到clkb，电容C2的下极板连接到clk，其中clk和clkb为频率相同、相位相反的时钟信号；
该第三十一NMOS晶体管M43、第三十二NMOS晶体管M44、第十三PMOS晶体管M45和第十四PMOS晶体管M46构成电荷泵电路，节点Vcp通过电流源Icp连接至第三十三NMOS晶体管M47的漏极与栅极，再与电容C3相连，用于产生稳定的偏置电压，该电压比电源电压Vdd高一个NMOS晶体管阈值电压。
本发明的工作原理如下
本发明中，由负载偏置电路1为限幅放大器核心电路2提供偏置电压VBH，根据负载偏置电路1可知VBH可以由下式表示：
VBH＝Vdd+VTHN_47                   (1)
上式中，VTHN_47表示NMOS晶体管M47的阈值电压。由于NMOS晶体管M47、M29、M30、M33、M34、M37、M38、M41和M42的宽长比间的匹配，故可以消除NMOS晶体管的阈值电压对每级限幅放大器输出摆幅的影响，该高偏置电压提高了限幅放大器的输出摆幅；
限幅放大器核心电路2，用来对较小幅度的输入信号进行放大使其直至处于限幅输出的状态。工作时，尾电流产生电路3为限幅放大器核心电路2产生特定温度特性的尾电流，以此来提高限幅放大器输出摆幅和带宽的温度性能。其中恒定摆幅控制电压器31产生与NMOS晶体管阈值电压相关的偏置电压并用于控制电流比较器33和电流选择器35产生一组与NMOS晶体管电子迁移率成正比的电流，该电流具有负温度特性；恒定带宽控制电流器32产生一组与NMOS晶体管电子迁移率成反比的电流，具有正温度特性，该电流被镜像至电流比较器33和电流选择器35；电流比较器33将上述两组电流值进行比较并将能够反映温度高低的比较结果传递至时序控制器34，由时序控制器34与电流选择器35共同选择较大的电流作为限幅放大器核心电路2的偏置电流。图4表明，时序控制器34可以用来产生电流选择电路的控制信号，防止在电流选择切换时，两路电流同时关断的发生。
下面分别讨论该发明使用何种尾电流来提高输出摆幅和带宽的温度性能。
1)对于限幅放大器的输出摆幅，以第四级限幅放大器为例，如果该级电路工作在电流模式逻辑，则M39、M40只有其中一个NMOS晶体管导通，另外一个处于关断状态，那么所以的尾电流都会流过M41或者M42，由此可知此时的尾电流Itail[4]为：
Figure BDA0002125160110000101
当NMOS晶体管M41、M42、M47相匹配时，其阈值电压相等，因此上式(2)可以表述为：
Figure BDA0002125160110000102
其中，KN表示工艺参数，(W/L)41,42表示NMOS晶体管M41、M42的宽长比，Vdd表示电源电压、VTHN_47表示NMOS晶体管M47的阈值电压，VTHN_41,42表示NMOS晶体管M41、M42的阈值电压，Vos_d表示限幅放大器的输出摆幅。根据式(3)可以得到输出摆幅为
Figure BDA0002125160110000103
其中，Itail[4]表示四级级联的限幅放大器中流过第四级全差分放大器的尾电流值，KN表示工艺参数，其与NMOS晶体管的电子迁移率成正比，(W/L)41,42表示NMOS晶体管M41、M42的宽长比。根据上式(4)可知，每级限幅放大器的输出信号的摆幅只和负载晶体管的宽长比以及该级的尾电流有关，而与负载NMOS晶体管的阈值电压无关。要消除温度对输出摆幅Vos_d的影响，这要求Itail[4]与NMOS晶体管电子迁移率成正比。
根据尾电流产生电路3电路的设计，电流选择电路35中流过NMOS晶体管M23和M24的电流为：
Figure BDA0002125160110000111
由于NMOS晶体管M6和M23相匹配，因此两者的阈值电压相等，所以式(5)可以表示为
Figure BDA0002125160110000112
将式(6)代入式(4)，可以得到限幅放大器的输出摆幅为
Figure BDA0002125160110000113
根据上式(7)可知，限幅放大器的输出摆幅和温度无关，仅与NMOS晶体管M23、M41和M42的宽长比以及R9和R10的比值有关，限幅放大器的输出信号的摆幅与温度无关。这就是本发明中提高输出信号摆幅的温度特性的方法。
2)对于提高限幅放大器带宽的温度特性，其工作原理如下：
各级限幅放大器的增益带宽积由放大器的输入差分对管的跨导和输出节点的电容决定，输出节点的电容随温度变化较小，因此只要能保证输入差分对管的跨导随温度变化较小，就能保证增益带宽积随温度变化较小。
对于限幅放大器的带宽，以第四级限幅放大器为例，输入差分对管的跨导gm表示为：
Figure BDA0002125160110000114
其中，KN表示工艺相关的参数，(W/L)39,40表示NMOS晶体管M39和M40的宽长比，Itail[4]表示流经输入差分对管的尾电流值。由式(8)可知，当流经输入差分对管的尾电流Itail[4]是与NMOS晶体管电子迁移率成反比的温度特性的电流时，则输入差分对管的跨导gm与温度无关。本发明基于此想法，利用尾电流产生电路3产生的尾电流Itail[4]的表达式为
Figure BDA0002125160110000121
其中,(W/L)7、(W/L)21分别表示NMOS晶体管M7、NMOS晶体管M21的宽长比，参数K表示NMOS晶体管M8和NMOS晶体管M7的宽长比的比值。即
Figure BDA0002125160110000122
将式(9)代入式(8)可得第四级差分输入对管的跨导为
Figure BDA0002125160110000123
由上式(11)可知，本发明中限幅放大装置的输出差分对跨导与电子迁移率无关，仅与相应地NMOS晶体管的尺寸有关。由于各级限幅放大器的负载电容基本与温度无关，因此限幅放大器的带宽和温度无关。
所述尾电流控制电路产生的电流如图5所示，由图5可见，本发明在提高限幅放大器带宽和输出摆幅温度特性的同时，使得系统的功耗最低。

Claims (10)

1.一种高性能的限幅放大装置，包括负载偏置电路(1)、限幅放大器核心电路(2)和尾电流产生电路(3)，三者之间依次相连，且负载偏置电路(1)为限幅放大器核心电路(2)提供偏置电压，尾电流产生电路(3)为限幅放大器核心电路(2)提供偏置电流，该负载偏置电路(1)，用于产生高偏置电压，该高偏置电压比电源电压高一个NMOS晶体管阈值电压，以提高限幅放大器的输出摆幅，其特征在于：
所述的限幅放大器核心电路(2)为四级级联结构，每级全差分电路由一对NMOS晶体管作为差分输入对管,另一对NMOS晶体管作为负载，以保证限幅放大器的增益稳定，并对输入差分信号进行放大；
所述的尾电流产生电路(3)，包括恒定摆幅控制电压器(31)、恒定带宽控制电流器(32)、电流比较器(33)、时序控制器(34)及电流选择器(35)，该恒定摆幅控制电压器(31)用来产生与NMOS晶体管阈值电压相关的偏置电压Vb1和Vb2，该偏置电压Vb1和Vb2将与电流比较器(33)的第二输入端Vin2及电流选择器(35)的第三输入端Vin3连接；恒定带宽控制电流器(32)用来产生与NMOS晶体管电子迁移率成反比的偏置电流，该偏置电流将输出到电流比较器(33)的第一输入端Vin1及电流选择器(35)的第一输入端Vin1；电流比较器(33)、时序控制器(34)、电流选择器(35)三者依次顺序相连；上述尾电流产生电路(3)构成温度相关的电流源，为限幅放大器核心电路(2)提供偏置电流，从而补偿限幅放大器核心电路(2)中NMOS晶体管的电子迁移率随温度的变化，提高各级限幅放大器电路的输出摆幅及带宽随温度变化的稳定性。
2.如权利要求1所述的装置，其特征在于，所述负载偏置电路(1)包括：三个NMOS晶体管M43、M44、M47，两个PMOS晶体管M45、M46，一个电流源Icp，三个电容C1、C2、C3；
该NMOS晶体管M43的源极与NMOS晶体管M44的源极相连接，并连接至电源电压Vdd，其漏极与PMOS晶体管M45的漏极相连，并连接至电容C1的上极板，其栅极与PMOS晶体管M45的栅极、PMOS晶体管M46的漏极、NMOS晶体管M44的漏极相连，并连接至电容C2的上极板；两个PMOS晶体管M45、M46的源极相连；
所述NMOS晶体管M43、NMOS晶体管M44和两个PMOS晶体管M45、M46构成电荷泵电路并通过电流源Icp连接至NMOS晶体管M47的漏极与栅极，再与电容C3相连，用于产生稳定的偏置电压，该电压比电源电压Vdd高一个NMOS晶体管阈值电压。
3.如权利要求1所述的装置，其特征在于，所述的限幅放大器核心电路(2)为四级级联的全差分放大器，每一级全差分放大器结构相同，均包括：四个NMOS晶体管，两个电阻，将四个NMOS晶体管两两一组，其中第一组的两个NMOS晶体管用作放大器的差分输入对管，其源极分别与尾电流产生电路(3)相连接，其栅极分别连接到差分输入信号；第二组的两个NMOS晶体管用作放大器的输出端负载，其栅极分别经过电阻连接到偏置电压，其漏极和电源Vdd相连，其源极分别与第一组的两个NMOS晶体管的漏极两两相连并作为单级放大器的输出端与下一级放大器的输入端相连接。
4.根据权利要求3所述装置，其特征在于，每一级全差分放大器的每组两个NMOS晶体管宽长比相匹配，即：
第一级中第一组的两个NMOS晶体管M27与M28宽长比相匹配，第二组的两个NMOS晶体管M29与M30宽长比相匹配；
第二级中第一组的两个NMOS晶体管M31与M32宽长比相匹配，第二组的两个NMOS晶体管M33与M34宽长比相匹配；
第三级中第一组的两个NMOS晶体管M35与M36宽长比相匹配、第二组的两个NMOS晶体管M37与M38宽长比相匹配；
第四级中第一组的两个NMOS晶体管M39与M40宽长比相匹配、第二组的两个NMOS晶体管M41与M42宽长比相匹配；
每一级全差分放大器中的两个电阻其宽长比相匹配，即第一级中的两个电阻R1与R2的宽长比相匹配，第二级中的两个电阻R3与R4的宽长比相匹配，第三级中的两个电阻R5与R6的宽长比相匹配，第四级中的两个电阻R7与R8的宽长比相匹配。
5.如权利要求1所述的装置，其特征在于：恒定摆幅控制电压器(31)，用于产生令限幅放大器核心电路(2)摆幅恒定的电流，其包括四个PMOS晶体管M2、M3、M4、M5、两个NMOS晶体管M1、M6、三个电阻R9、R10、R11和一个放大器A1；
该放大器A1的正向输入端连接至恒定电压Vosc，其负向输入端连接至电阻R9与NMOS晶体管M1的源极，其输出端连接至NMOS晶体管M1的栅极，构成理想的下拉电流源；
该PMOS晶体管M2的漏极分别与NMOS晶体管M1的漏极和PMOS晶体管M3、M4的栅极相连接，其源极与PMOS晶体管M3的漏极相连，其栅极与PMOS晶体管M5的栅极相连，并连接到偏置电压Vb4；PMOS晶体管M4的源极与PMOS晶体管M3的源极相连并连接至电源电压Vdd，其漏极与PMOS晶体管M5的源极相连；NMOS晶体管M6的栅极与漏极相连，并通过两个电阻R10、R11连接至NMOS晶体管M5的漏极；
上述四个PMOS晶体管M2、M3、M4、M5构成电流镜电路，以将PMOS晶体管M2、M3支路的电流镜像到PMOS晶体管M4、M5支路，该镜像电流流过电阻R11、R10和NMOS晶体管M6，从而产生与NMOS晶体管阈值电压相关的偏置电压，该偏置电压与电流比较器(33)及电流选择器(35)相连接。
6.如权利要求1所述的装置，其特征在于：恒定带宽控制电流器(32)，包括四个NMOS晶体管M7、M8、M9、M10，四个PMOS晶体管M11、M12、M13、M14及电阻R12，用于产生令限幅放大器核心电路(2)带宽恒定的偏置电流；
该NMOS晶体管M9的栅极与NMOS晶体管M10的栅极相连，并连接至偏置电压Vb3，其漏极与NMOS晶体管M7、M8的栅极、PMOS晶体管M11的漏极相连，并连接至电流选择器(35)，其源极与NMOS晶体管M7的漏极相连接；
该PMOS晶体管M13的栅极分别与PMOS晶体管M12的漏极、NMOS晶体管M10的漏极、PMOS晶体管M14的栅极相连，其漏极连接至PMOS晶体管M11的源极，其源极与PMOS晶体管M14的源极相连，并连接至电源电压Vdd；
该PMOS晶体管M12的栅极与PMOS晶体管M11的栅极相连，并连接至偏置电压Vb4，其源极与PMOS晶体管M14的漏极相连接；
该NMOS晶体管M8的源极与电阻R12相连接，其漏极与NMOS晶体管M10的源极相连。
7.如权利要求1所述的装置，其特征在于：电流比较器(33)，包括两个PMOS晶体管M15、M16、两个NMOS晶体管M17、M18和一个比较器CMP1，用于比较上述恒定摆幅控制电压器(31)、恒定带宽控制电流器(32)所产生的电流的大小；
该PMOS晶体管M15和M16用来镜像恒定带宽控制电流器(32)中流过PMOS晶体管M14的电流，其中，该PMOS晶体管M16的栅极与偏置电压Vb4相连接，其源极与PMOS晶体管M15的漏极相连接，其漏极与NMOS晶体管M17的漏极相连接；该PMOS晶体管M15的栅极连接至恒定带宽电流控制器中PMOS晶体管M14的栅极，其源极连接至电源电压Vdd；
该NMOS晶体管M17和M18用来产生与NMOS晶体管电子迁移率成正比的电流，其中，NMOS晶体管M17的栅极连接至偏置电压Vb5，其源极连接至NMOS晶体管M18的漏极，NMOS晶体管M18的栅极连接到恒定摆幅控制电压器(31)中的Vb1，源极连接到地；
比较器CMP1的正向输入端连接至PMOS晶体管M16的漏极与NMOS晶体管M17的漏极相连的节点VNT，其反向输入端连接至恒定电压0.5Vdd，其输出端连接至时序控制器(34)，该比较器CMP1用于检测节点VNT的电位，当其电位高于0.5Vdd时，比较器CMP1输出为高电位，当其电位低于0.5Vdd时，比较器CMP1输出为低电位。
8.如权利要求1所述的装置，其特征在于：时序控制器(35)，包括三个反相器INV1、INV2、INV3、两个或非门NOR1、NOR2、两个延时单元D1、D2，两个缓冲器BUF1、BUF2，用于产生电流选择器(34)的控制信号，防止在电流切换时两路电流同时关断的情况发生；
该反相器INV1的输入端与电流比较器(33)中的比较器CMP1的输出端相连接，其输出端连接至或非门NOR1的一个输入端，或非门NOR1的另一输入端连接至第二缓冲器BUF2的输出端，或非门NOR1的输出端依次通过第一延时单元D1、第一缓冲器BUF1、第二反相器INV2连接至电流选择器(34)中的NMOS晶体管M20的栅极；
该或非门NOR2的一个输入端与电流比较器(33)的输出端相连接，其另一个输入端连接至第一缓冲器BUF1的输出端，其输出端依次通过第二延时单元D2、第二缓冲器BUF2、第三反相器INV3与电流选择器(34)中NMOS晶体管M25的栅极连接。
9.如权利要求1所述的装置，其特征在于：电流选择器(35)，包括六个NMOS晶体管M20、M21、M22、M23、M24、M25、两个PMOS晶体管M19、M26，用于将两种电流进行选择；
该PMOS晶体管M19的源极与恒定带宽电流控制器中NMOS晶体管M9的栅极相连接，其栅极与NMOS晶体管M20的栅极连接至时序控制器(34)中INV2的输出，其漏极与NMOS晶体管M22的栅极及NMOS晶体管M20的漏极相连接；
该NMOS晶体管M21的栅极连接到恒定带宽控制电流器(32)中M7晶体管的栅极，其源极连接到地，其漏极连接到NMOS晶体管M22的源极；NMOS晶体管M22的栅极连接到NMOS晶体管M20的漏极，其漏极连接到NMOS晶体管M24的漏极，同时流经NMOS晶体管M21、M22支路的电流作为尾电流产生电路3的输出尾电流；
该NMOS晶体管M23的栅极连接到恒定摆幅控制电压器(31)中的Vb1节点，源极连接到地，漏极连接到NMOS晶体管M24的源极；NMOS晶体管M24的栅极连接到NMOS晶体管M25的漏极，漏极连接到NMOS晶体管M22的漏极，同时也是输出的尾电流；
该PMOS晶体管M26的源极与恒定摆幅控制电压器(31)中的Vb2节点相连接，其栅极与NMOS晶体管M25的栅极连接至时序控制器(34)中INV3的输出，其漏极与NMOS晶体管M25的漏极相及NMOS晶体管M24的栅极相连接。
10.如权利要求1所述装置，其特征在于，所述尾电流产生电路(3)中：两个PMOS晶体管M2、M5的宽长比相匹配，两个PMOS晶体管M3、M4的宽长比相匹配，三个NMOS晶体管M6、M18和M23的宽长比相匹配，两个NMOS晶体管M7、M8和M21的宽长比相匹配，三个NMOS晶体管M9、M10和M22的宽长比相匹配，三个PMOS晶体管M11、M12和M16的宽长比相匹配，三个PMOS晶体管M13、M14和M15的宽长比相匹配。
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