CN110427168B - 一种实现任意深度低传输延时的异步fifo的方法及装置 - Google Patents

Abstract

本发明提供了一种实现任意深度低传输延时的异步FIFO的方法及装置，应用本发明，将本时钟域内的读写地址的增量进行编码，编码信息具备bit间无关的特性，之后经过进行跨时钟域处理，在对方时钟域内再进行解码，得到地址增量信息。本发明设计了异步FIFO的读写地址跨时钟域同步方式为传递地址增量，不再需要传递完整的地址信息；本发明设计了地址增量编解码方式，使得亚稳态出现的状态不稳定问题对系统功能无害化，简化了跨时钟处理逻辑复杂度，降低了异步FIFO传输延时；本发明的FIFO的深度可以是任意值；本发明地址跨异步可以在2～3拍内完成，使得异步FIFO的传输处理延时可以缩短为3～4拍。

Description

一种实现任意深度低传输延时的异步FIFO的方法及装置

技术领域

本发明属于数字电路技术领域，尤其是涉及一种实现任意深度低传输延时的异步FIFO的方法及装置。

背景技术

FIFO是在数字电路设计中经常使用的一种先进先出存储结构，通常来讲，如果按读写时钟是否同步分类，FIFO可分为同步FIFO和异步FIFO。通常一个异步FIFO的内部结构，包括了用于存储数据的双口RAM，用于指示存储数据位置的读指针和写指针，以及根据读写指针产生full、empty指示的控制逻辑组成。在通常的设计中，异步fifo因涉及到读写两个时钟频率和相位是完全异步的，需要采用格雷码实现读写指针的跨异步处理。

但是，大部分的异步FIFO的设计中，读指针和写指针需要借助于格雷码转换才能实现时钟域跨接处理，导致读写指针跨时钟域处理的时间较长。因FIFO的空满指示都是根据读写指针的对比才能产生，FIFO中的数据必须在empty无效后才能被读取，就产生了数据在FIFO中产生较长时间的滞留的问题。通常的异步FIFO设计从数据写入到数据读出，需要有7～11拍的延时。

与此同时，因指针采用了格雷码设计，FIFO的深度就需要设计成2的幂次方，在某些特定场景下，可能所需要的FIFO深度只比2的幂次方多一点点，这是就会产生ram空间的浪费。而且随着ram深度的增加，读写指针及格雷码的数据宽度也会随之增加，进一步增加了时钟域跨接的时序收敛难度，而如果通过增加pipe line的方式优化时序的化，又间接地又造成了读写指针跨时钟域处理的时延的增大。

发明内容

有鉴于此，本发明旨在提出一种实现任意深度低传输延时的异步FIFO的装置，将本时钟域内的读写地址的增量进行编码，编码信息具备bit间无关的特性，之后经过进行跨时钟域处理，在对方时钟域内再进行解码，得到地址增量信息。

为达到上述目的，本发明的技术方案是这样实现的：

一种实现任意深度低传输延时的异步FIFO的装置，包括双口RAM，其左侧的接口工作在写侧工作时钟域下，其右侧的接口工作于读侧工作时钟域下，左侧接口连接full_gen模块、wr_addr模块、wr_addr_incr模块、rd_addr_cp模块和wr_div_flag模块，所述full_gen模块、wr_addr模块、wr_addr_incr模块、rd_addr_cp模块和wr_div_flag模块均工作于写侧工作时钟域下，右侧接口连接Empty_gen模块、rd_addr模块、rd_addr_incr模块、wr_addr_cp模块，所述Empty_gen模块、rd_addr模块、rd_addr_incr模块、wr_addr_cp模块均工作于读侧工作时钟域下；

所述wr_addr模块用于实现对fifo写地址的控制，每当产生wr一次有效写指示并且full信号为0时，wr_addr加1.wr_addr的输出可作为RAM的写地址，其中，full为fifo满指示，din为写入fifo中的数据，wr为din的写有效指示信号；

所述wr_div_flag模块为一个周期计时模块，根据wr_div给出的分频指示，以固定间隔输出分频指示信号给wr_addr_incr模块时钟，其中wr_div为fifo写侧分频器输出的分频系数控制信号；

所述wr_addr_incr模块用于记录wr_addr的增长量，记录相邻两次wr_div_flag输出的分频指示期间，wr_addr增长的数量，并将增长的编码为wr_incr_flag指示信号；

所述rd_addr_cp模块用于在wr_clk时钟域内维护读侧地址值的镜像，根据rd_incr_flag指示信号，转换为wr_clk时钟域下rd_addr_cp每个工作时钟周期需要增长的量，并进行累加；

所述full_gen模块在wr_clk时钟域内，通过比较wr_addr和rd_addr_cp的变化关系，给出fifo的full指示信号；

所述rd_addr模块用于实现对fifo读地址的控制，每当产生rd一次有效读指示并且empty信号为0时，rd_addr加1.rd_addr的输出可作为RAM的读地址，其中，empty为fifo的空指示，dout为读出的数据，rd为fifo的读有效指示信号；

所述rd_div_flag模块为一个周期计时模块，根据rd_div给出的分频指示，以固定间隔输出分频指示信号给rd_addr_incr模块时钟，其中，rd_div为读侧分频器的分频系数控制信号；

所述rd_addr_incr模块用于记录rd_addr的增长量，记录相邻两次rd_div_flag输出的分频指示期间，rd_addr增长的数量，并将增长的编码为rd_incr_flag指示信号；

所述wr_addr_cp模块用于在rd_clk时钟域内维护读侧地址值的镜像，根据wr_incr_flag指示信号，转换为rd_clk时钟域下wr_addr_cp每个工作时钟周期需要增长的量，并进行累加；

所述empty_gen模块在rd_clk时钟域内，通过比较rd_addr和wr_addr_cp的变化关系，给出fifo的empty指示信号。

进一步的，所述full_gen模块在比较wr_addr和rd_addr_cp的变化关系前，设置wr_addr_w1和rd_addr_cp_w1两个1bit的指示信号，每当wr_addr或rd_addr_cp从fifo_deepth向全0反转时，相对应的wr_addr_w1和rd_addr_cp_w1的最高位也发生一次反转，那么，当wr_addr_w1*fifo_deepth+wr_addr-rd_addr_cp_w1*fifo_deepth-rd_addr_cp的值等于fifo_deepth时，给出full信号指示，其中，fifo_deepth为RAM的深度。

进一步的，所述empty_gen模块在比较rd_addr和wr_addr_cp的变化关系前，设置rd_addr_w1和wr_addr_cp_w1两个1bit的指示信号，每当rd_addr或wr_addr_cp从fifo_deepth向全0反转时，相对应的rd_addr_w1和wr_addr_cp_w1的最高位也发生一次反转，那么，当wr_addr_cp_w1*fifo_deepth+wr_addr_cp-rd_addr_w1*fifo_deepth-rd_ad dr的值等于0时，给出emtpy信号指示，其中，fifo_deepth为RAM的深度。

进一步的，所述rd_incr_flag和wr_incr_flag指示每发生一次电平翻转，地址需要增加，具体为，rd_incr_flag[0]和wr_incr_flag[0]表示每发生一次电平翻转，表明地址需要增加1；rd_incr_flag[1]和wr_incr_flag[1]表示每发生一次电平翻转，表明地址需要增加1，rd_incr_flag[2]和wr_incr_flag[2]表示每发生一次电平翻转，表明地址需要增加3，rd_incr_flag[3]和wr_incr_flag[3]表示每发生一次电平翻转，表明地址需要增加5，rd_incr_flag[4]和wr_incr_flag[4]表示每发生一次电平翻转，表明地址需要增加10。

进一步的，通过各个Rd/wr_incr_flag位域是否翻转的组合表示读写时钟频率相差20倍时，地址增量的变化值，设置地址增量与flag之间的编解码对应关系为，0:-----；1:----x；2----xx；3：--x--；4：--x-x；5：-x---；6：-x—x；7：-x-xx；8：-xx--；9：-xx-x；10：x----；11：x---x；12：x—xx；13：x-x--；14：x-x-x；15：xx--；16：xx—x；17：xx-xx；18：xxx--；19：xxx-x；20：xxxxx，其中，-表示对应的bit电平不发生反转，x表示对应bit电平发生反转；

如果异步FIFO工作时读写时钟频差超过20倍，则只需要增加Rd/wr_incr_flag位域的位宽。

本发明的另一目的在于提出一种实现任意深度低传输延时的异步FIFO的方法，具体方案是这样实现的：

(1)当发生写操作后，数据被存入RAM中，wr_addr的值增加1，当wr_div_flag指示产生时，wr_addr_incr输出对应的编码；

(2)Wr_addr_cp采样到编码，wr_addr_cp增加1；

(3)Empty_gen模块根据wr_addr_cp和rd_addr产生empty指示；

(4)当发生读操作后，数据从RAM中读取，rd_addr的值增加1，当rd_div_flag指示产生时，rd_addr_incr输出对应的编码；

(5)Rd_addr_cp采样到编码，rd_addr_cp增加1；

(6)Full_gen模块根据wr_addr和rd_addr_cp的值产生相应的full信号。

相对于现有技术，本发明所述的一种实现任意深度低传输延时的异步FIFO的方法及装置具有以下优势：

(1)本发明设计了异步FIFO的读写地址跨时钟域同步方式为传递地址增量，不再需要传递完整的地址信息；

(2)本发明设计了地址增量编解码方式，使得亚稳态出现的状态不稳定问题对系统功能无害化，简化了跨时钟处理逻辑复杂度，降低了异步FIFO传输延时；

(3)本发明的FIFO的深度可以是任意值；

(4)本发明地址跨异步可以在2～3拍内完成，使得异步FIFO的传输处理延时可以缩短为3～4拍；

(5)地址跨异步的时序约束不再有类似max_delay的具体要求，可以按照完全异步路径进行约束。

附图说明

构成本发明的一部分的附图用来提供对本发明的进一步理解，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：

图1为本发明实施例所述的异步FIFO结构示意图。

具体实施方式

需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。

下面将参考附图并结合实施例来详细说明本发明。

如图1所示，本发明提供一种异步FIFO结构，其中wr_clk为写侧工作时钟，din为写入fifo中的数据，wr为din的写有效指示信号，full为fifo满指示，wr_div为fifo写侧分频器输出的分频系数控制信号。

rd_clk为读侧工作时钟，dout为读出的数据，rd为fifo的读有效指示信号，empty为fifo的空指示，rd_div为读侧分频器的分频系数控制信号。

full_gen模块、wr_addr模块、wr_addr_incr模块、rd_addr_cp模块和wr_div_flag模块均工作于wr_clk时钟域下。Empty_gen模块、rd_addr模块、rd_addr_incr模块、wr_addr_cp模块均工作于rd_clk时钟域下。RAM为双口RAM，其左侧的接口工作在wr_clk时钟域下，其右侧的接口工作于rd_clk时钟域下，这里为描述方便，假设RAM的深度为fifo_deepth。

wr_addr模块实现对fifo写地址的控制，每当产生wr一次有效写指示并且full信号为0时，wr_addr加1.wr_addr的输出可作为RAM的写地址。

wr_div_flag模块为一个周期计时模块，根据wr_div给出的分频指示，以固定间隔输出分频指示信号给wr_addr_incr模块时钟。

wr_addr_incr模块记录了wr_addr的增长量，它记录相邻两次wr_div_flag输出的分频指示期间，wr_addr增长的数量。并将增长的编码为wr_incr_flag指示信号。

rd_addr_cp模块在wr_clk时钟域内维护了读侧地址值的镜像，其根据rd_incr_flag指示信号，转换为wr_clk时钟域下rd_addr_cp每个工作时钟周期需要增长的量，并进行累加。

full_gen模块在wr_clk时钟域内，通过比较wr_addr和rd_addr_cp的变化关系，给出fifo的full指示信号。比较前，设置wr_addr_w1和rd_addr_cp_w1两个1bit的指示信号，每当wr_addr或rd_addr_cp从fifo_deepth向全0反转时，相对应的wr_addr_w1和rd_addr_cp_w1的最高位也发生一次反转。那么，当wr_addr_w1*fifo_deepth+wr_addr–addr_cp_w1*fifo_deepth-rd_addr_cp的值等于fifo_deepth时，给出full信号指示。

rd_addr模块实现对fifo读地址的控制，每当产生rd一次有效读指示并且empty信号为0时，rd_addr加1.rd_addr的输出可作为RAM的读地址。

rd_div_flag模块为一个周期计时模块，根据rd_div给出的分频指示，以固定间隔输出分频指示信号给rd_addr_incr模块时钟。

rd_addr_incr模块记录了rd_addr的增长量，它记录相邻两次rd_div_flag输出的分频指示期间，rd_addr增长的数量。并将增长的编码为rd_incr_flag指示信号。

wr_addr_cp模块在rd_clk时钟域内维护了读侧地址值的镜像，其根据wr_incr_flag指示信号，转换为rd_clk时钟域下wr_addr_cp每个工作时钟周期需要增长的量，并进行累加。

empty_gen模块在rd_clk时钟域内，通过比较rd_addr和wr_addr_cp的变化关系，给出fifo的empty指示信号。比较前，设置rd_addr_w1和wr_addr_cp_w1两个1bit的指示信号，每当rd_addr或wr_addr_cp从fifo_deepth向全0反转时，相对应的rd_addr_w1和wr_addr_cp_w1的最高位也发生一次反转。那么，当wr_addr_cp_w1*fifo_deepth+wr_addr_cp–rd_addr_w1*fifo_deepth-rd_addr的值等于0时，给出emtpy信号指示。

其中，rd_incr_flag和wr_incr_flag指示的含义类似，其flag指示具体含义如表1所示：

表1

指示信号	描述
		Rd/wr_incr_flag[0]	每发生一次电平翻转，表明地址需要增加1
Rd/wr_incr_flag[1]	每发生一次电平翻转，表明地址需要增加1
		Rd/wr_incr_flag[2]	每发生一次电平翻转，表明地址需要增加3
Rd/wr_incr_flag[3]	每发生一次电平翻转，表明地址需要增加5
		Rd/wr_incr_flag[4]	每发生一次电平翻转，表明地址需要增加10

按照如表1所示的定义，如果想表示0～19的地址增量变化，则有如下地址增量与flag之间的编解码对应关系，表中-表示对应的bit电平不发生反转，x表示对应bit电平发生反转。如表2所示

表2

地址增量	Rd/wr_incr_flag[4:0]	地址增量	Rd/wr_incr_flag[4:0]
				0	-----	10	-----
1	----x	11	x---x
				2	---xx	12	x--xx
3	--x--	13	x-x--
				4	--x-x	14	x-x-x
5	-x---	15	xx--
				6	-x—x	16	xx--x
7	-x-xx	17	xx-xx
				8	-xx--	18	xxx--
9	-xx-x	19	xxx-x
						20	xxxxx

按照表2的定义，理论上通过各个Rd/wr_incr_flag位域是否翻转的组合可以表示读写时钟频率相差20倍时，地址增量的变化值。如果异步FIFO工作时读写时钟频差超过20倍，则只需要增加Rd/wr_incr_flag位域的位宽均可。

Rd/wr_incr_flag经过上述编码后，在进行跨时钟域时，需要配置合适的wr_div和rd_div的值，保证每次Rd/wr_incr_flag的翻转均可被可靠的采样到。如此，Rd/wr_incr_flag只通过打拍完成亚稳态消除即可，无需考虑Rd/wr_incr_flag的各bit之间的相位关系。举例说明，如果有一个地址增量7，则根据上述表格的编解码方法，Rd/wr_incr_flag会编码为-x-xx，该编码经过跨时钟域处理之后，因各bit间的相位是无法保证的，假设Rd/wr_incr_flag[1:0]的走线延时比较大，则前一拍时钟采样的编码可能会变更为-x---，其含义为5后一拍时钟采样的编码可能会是---xx，其含义为2，总和还是为7。

为了更清楚的说明该异步FIFO的工作原理，再从工作状态变化中描述其工作过程如下：

1、异步FIFO解复位后，wr_addr和rd_addr的初始值均为0.full信号为0，empty信号为1；

2、当发生一次写操作后，数据被存入RAM中，wr_addr的值变更为1，当wr_div_flag指示产生时，则wr_addr_incr输出编码----x；

3、Wr_addr_cp采样到----x编码，wr_addr_cp增加1；

4、Empty_gen模块根据wr_addr_cp和rd_addr产生empty指示；.

5、当发生一次读操作后，数据从RAM中读取，rd_addr的值增加1，当rd_div_flag指示产生时，rd_addr_incr输出编码----x；

6、Rd_addr_cp采样到----x编码，rd_addr_cp增加1；

7、Full_gen模块根据wr_addr和rd_addr_cp的值产生相应的full信号。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (4)

1.一种实现任意深度低传输延时的异步FIFO的装置，其特征在于：

包括双口RAM，其左侧的接口工作在写侧工作时钟域下，其右侧的接口工作于读侧工作时钟域下，左侧接口连接full_gen模块、wr_addr模块、wr_addr_incr模块、rd_addr_cp模块和wr_div_flag模块，所述full_gen模块、wr_addr模块、wr_addr_incr模块、rd_addr_cp模块和wr_div_flag模块均工作于写侧工作时钟域下，右侧接口连接empty_gen模块、rd_addr模块、rd_addr_incr模块、wr_addr_cp模块和rd_div_flag模块，所述empty_gen模块、rd_addr模块、rd_addr_incr模块、wr_addr_cp模块、rd_div_flag模块均工作于读侧工作时钟域下；

所述wr_addr模块用于实现对fifo写地址的控制，每当产生wr一次有效写指示并且full信号为0时，wr_addr加1，wr_addr的输出作为RAM的写地址，其中，full为fifo满指示，din为写入fifo中的数据，wr为din的写有效指示信号；

wr_div_flag模块为一个周期计时模块，根据wr_div给出的分频指示，以固定间隔输出分频指示信号给wr_addr_incr模块时钟，其中wr_div为fifo写侧分频器输出的分频系数控制信号；

所述wr_addr_incr模块用于记录wr_addr的增长量，记录相邻两次wr_div_flag输出的分频指示期间，wr_addr增长的数量，并将增长的编码为wr_incr_flag指示信号；

所述rd_addr_cp模块用于在wr_clk时钟域内维护读侧地址值的镜像，根据rd_incr_flag指示信号，转换为wr_clk时钟域下rd_addr_cp每个工作时钟周期需要增长的量，并进行累加；

所述full_gen模块在wr_clk时钟域内，通过比较wr_addr和rd_addr_cp的变化关系，给出fifo的full指示信号；

所述full_gen模块在比较wr_addr和rd_addr_cp的变化关系前，设置wr_addr_w1和rd_addr_cp_w1两个1bit的指示信号，每当wr_addr或rd_addr_cp从fifo_deepth向全0反转时，相对应的wr_addr_w1和rd_addr_cp_w1的最高位也发生一次反转，那么，当wr_addr_w1*fifo_deepth+wr_addr-rd_addr_cp_w1*fifo_deepth-rd_addr_cp的值等于fifo_deepth时，给出full信号指示，其中，fifo_deepth为RAM的深度；

所述empty_gen模块在比较rd_addr和wr_addr_cp的变化关系前，设置rd_addr_w1和wr_addr_cp_w1两个1bit的指示信号，每当rd_addr或wr_addr_cp从fifo_deepth向全0反转时，相对应的rd_addr_w1和wr_addr_cp_w1的最高位也发生一次反转，那么，当wr_addr_cp_w1*fifo_deepth+wr_addr_cp-rd_addr_w1*fifo_deepth-rd_addr的值等于0时，给出emtpy信号指示，其中，fifo_deepth为RAM的深度；

所述rd_addr模块用于实现对fifo读地址的控制，每当产生rd一次有效读指示并且empty信号为0时，rd_addr加1，rd_addr的输出可作为RAM的读地址，其中，empty为fifo的空指示，dout为读出的数据，rd为fifo的读有效指示信号；

所述rd_div_flag模块为一个周期计时模块，根据rd_div给出的分频指示，以固定间隔输出分频指示信号给rd_addr_incr模块时钟，其中，rd_div为读侧分频器的分频系数控制信号；

所述rd_addr_incr模块用于记录rd_addr的增长量，记录相邻两次rd_div_flag输出的分频指示期间，rd_addr增长的数量，并将增长的编码为rd_incr_flag指示信号；

所述wr_addr_cp模块用于在rd_clk时钟域内维护写侧地址值的镜像，根据wr_incr_flag指示信号，转换为rd_clk时钟域下wr_addr_cp每个工作时钟周期需要增长的量，并进行累加；

所述empty_gen模块在rd_clk时钟域内，通过比较rd_addr和wr_addr_cp的变化关系，给出fifo的empty指示信号；

所述rd_incr_flag和wr_incr_flag指示每发生一次电平翻转，地址需要增加。

2.根据权利要求1所述的一种实现任意深度低传输延时的异步FIFO的装置，其特征在于：

具体为，rd_incr_flag[0]和wr_incr_flag[0]表示每发生一次电平翻转，表明地址需要增加1；rd_incr_flag[1]和wr_incr_flag[1]表示每发生一次电平翻转，表明地址需要增加1，rd_incr_flag[2]和wr_incr_flag[2]表示每发生一次电平翻转，表明地址需要增加3，rd_incr_flag[3]和wr_incr_flag[3]表示每发生一次电平翻转，表明地址需要增加5，rd_incr_flag[4]和wr_incr_flag[4]表示每发生一次电平翻转，表明地址需要增加10。

3.根据权利要求2所述的一种实现任意深度低传输延时的异步FIFO的装置，其特征在于：

通过各个rd/wr_incr_flag位域是否翻转的组合表示读写时钟频率相差20倍时，地址增量的变化值，设置地址增量与flag之间的编解码对应关系为，0:-----；1:----x；2----xx；

3：--x--；

4：--x-x；

5：-x---；

6：-x—x；

7：-x-xx；

8：-xx--；

9：-xx-x；

10：x----；

11：x---x；

12：x—xx；

13：x-x--；

14：x-x-x；

15：xx--；

16：xx—x；

17：xx-xx；

18：xxx--；

19：xxx-x；

20：xxxxx，其中，-表示对应的bit电平不发生反转，x表示对应bit电平发生反转；

如果异步FIFO工作时读写时钟频差超过20倍，则只需要增加rd/wr_incr_flag位域的位宽。

4.根据权利要求1-3任一所述的一种实现任意深度低传输延时的异步FIFO的装置的异步FIFO的方法，其特征在于：

具体包括如下步骤：

(1)当发生写操作后，数据被存入RAM中，wr_addr的值增加1，当wr_div_flag指示产生时，wr_addr_incr输出对应的编码；

(2)wr_addr_cp采样到编码，wr_addr_cp增加1；

(3)empty_gen模块根据wr_addr_cp和rd_addr产生empty指示；

(4)当发生读操作后，数据从RAM中读取，rd_addr的值增加1，当rd_div_flag指示产生时，rd_addr_incr输出对应的编码；

(5)rd_addr_cp采样到编码，rd_addr_cp增加1；

(6)full_gen模块根据wr_addr和rd_addr_cp的值产生相应的full信号。

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