CN110413540B - 一种fpga数据缓存的方法、系统、设备及存储介质 - Google Patents

一种fpga数据缓存的方法、系统、设备及存储介质 Download PDF

Info

Publication number
CN110413540B
CN110413540B CN201910576025.9A CN201910576025A CN110413540B CN 110413540 B CN110413540 B CN 110413540B CN 201910576025 A CN201910576025 A CN 201910576025A CN 110413540 B CN110413540 B CN 110413540B
Authority
CN
China
Prior art keywords
caching
cached
data packets
data
parallel
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201910576025.9A
Other languages
English (en)
Other versions
CN110413540A (zh
Inventor
梅国强
任智新
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Suzhou Inspur Intelligent Technology Co Ltd
Original Assignee
Suzhou Inspur Intelligent Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Suzhou Inspur Intelligent Technology Co Ltd filed Critical Suzhou Inspur Intelligent Technology Co Ltd
Priority to CN201910576025.9A priority Critical patent/CN110413540B/zh
Publication of CN110413540A publication Critical patent/CN110413540A/zh
Application granted granted Critical
Publication of CN110413540B publication Critical patent/CN110413540B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0804—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches with main memory updating
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0875—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches with dedicated cache, e.g. instruction or stack

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Data Exchanges In Wide-Area Networks (AREA)

Abstract

本申请公开了一种FPGA数据缓存的方法，包括：接收数据缓存请求；根据数据缓存请求确定待缓存数据包及并行缓存个数；将待缓存数据包分批缓存至预设FIFO框架中；当接收到数据读取请求时，根据数据读取请求确定并行读取个数，并从预设FIFO框架中分批读取待缓存数据包。本申请所提供的技术方案，实现了数据包输入输出个数的动态调整，不需要例化多个记忆控制器，也不需要产生多个记忆控制器的读写控制信号，避免了控制逻辑繁多复杂的问题。本申请同时还提供了一种FPGA数据缓存的系统、设备及计算机可读存储介质，具有上述有益效果。

Description

一种FPGA数据缓存的方法、系统、设备及存储介质
技术领域
本申请涉及FPGA领域，特别涉及一种FPGA数据缓存的方法、系统、设备及计算机可读存储介质。
背景技术
近年来，FPGA作为加速卡已经得到了广泛应用。将FPGA运用于网络解析，以加快网络传输速度，降低CPU的处理瓶颈，已经非常常见。在网络解析中，往往存在如下场景：同时输入多个有序数据包，并且当包数满足一定要求或者某种条件时一起发出，如图1所示。
针对图1情形，现有的RTL(register transfer level，一种硬件描述语言)设计方案一般通过将数据包缓存到RAM中，然后通过控制逻辑将数据包同时读出。举例来说，为实现图1所示的场景，通常需要例化多个记忆控制器，同时产生多个记忆控制器的读写控制信号，并且产生写入数据和读出数据的选择信号，而往往不同的场景下控制逻辑不同，控制逻辑也会较为复杂。
因此，如何实现数据包输入输出个数的动态调整是本领域技术人员目前需要解决的技术问题。
发明内容
本申请的目的是提供一种FPGA数据缓存的方法、系统、设备及计算机可读存储介质，用于实现数据包输入输出个数的动态调整。
为解决上述技术问题，本申请提供一种FPGA数据缓存的方法，该方法包括：
接收数据缓存请求；
根据所述数据缓存请求确定待缓存数据包及并行缓存个数；
将所述待缓存数据包分批缓存至预设FIFO框架中；其中，每一批所述待缓存数据包的缓存数量为所述并行缓存个数；
当接收到数据读取请求时，根据所述数据读取请求确定并行读取个数，并从所述预设FIFO框架中分批读取所述待缓存数据包；其中，每一批所述待缓存数据包的读取数量为所述并行读取个数。
可选的，将所述待缓存数据包分批缓存至预设FIFO框架中，包括：
当所述待缓存数据包的剩余数量小于所述并行缓存个数时，将剩余的所述待缓存数据包全部缓存至所述预设FIFO框架中。
可选的，在将所述待缓存数据包分批缓存至预设FIFO框架中之后，还包括：
获取所述预设FIFO框架的剩余存储空间；
当所述剩余存储空间的大小小于阈值时，输出剩余存储空间不足的提示信息。
可选的，将所述待缓存数据包分批缓存至预设FIFO框架中，包括：
当接收到并行缓存个数更新指令时，对所述并行缓存个数进行更新；
将剩余的所述待缓存数据包分批缓存至预设FIFO框架中；其中，每一批所述待缓存数据包的缓存数量为更新后的所述并行缓存个数。
本申请还提供一种FPGA数据缓存的系统，该系统包括：
接收模块，用于接收数据缓存请求；
确定模块，用于根据所述数据缓存请求确定待缓存数据包及并行缓存个数；
缓存模块，用于将所述待缓存数据包分批缓存至预设FIFO框架中；其中，每一批所述待缓存数据包的缓存数量为所述并行缓存个数；
读取模块，用于当接收到数据读取请求时，根据所述数据读取请求确定并行读取个数，并从所述预设FIFO框架中分批读取所述待缓存数据包；其中，每一批所述待缓存数据包的读取数量为所述并行读取个数。
可选的，所述缓存模块包括：
第一缓存子模块，用于当所述待缓存数据包的剩余数量小于所述并行缓存个数时，将剩余的所述待缓存数据包全部缓存至所述预设FIFO框架中。
可选的，还包括：
获取模块，用于获取所述预设FIFO框架的剩余存储空间；
输出模块，用于当所述剩余存储空间的大小小于阈值时，输出剩余存储空间不足的提示信息。
可选的，所述缓存模块包括：
更新子模块，用于当接收到并行缓存个数更新指令时，对所述并行缓存个数进行更新；
第二缓存子模块，用于将剩余的所述待缓存数据包分批缓存至预设FIFO框架中；其中，每一批所述待缓存数据包的缓存数量为更新后的所述并行缓存个数。
本申请还提供一种FPGA数据缓存设备，该FPGA数据缓存设备包括：
存储器，用于存储计算机程序；
处理器，用于执行所述计算机程序时实现如上述任一项所述FPGA数据缓存的方法的步骤。
本申请还提供一种计算机可读存储介质，所述计算机可读存储介质上存储有计算机程序，所述计算机程序被处理器执行时实现如上述任一项所述FPGA数据缓存的方法的步骤。
本申请所提供FPGA数据缓存的方法，包括：接收数据缓存请求；根据数据缓存请求确定待缓存数据包及并行缓存个数；将待缓存数据包分批缓存至预设FIFO框架中；其中，每一批待缓存数据包的缓存数量为并行缓存个数；当接收到数据读取请求时，根据数据读取请求确定并行读取个数，并从预设FIFO框架中分批读取待缓存数据包；其中，每一批待缓存数据包的读取数量为并行读取个数。
本申请所提供的技术方案，通过将待缓存数据包分批缓存至预设FIFO框架中，每一批待缓存数据包的缓存数量为并行缓存个数；并从预设FIFO框架中分批读取待缓存数据包，每一批待缓存数据包的读取数量为并行读取个数，实现了数据包输入输出个数的动态调整，不需要例化多个记忆控制器，也不需要产生多个记忆控制器的读写控制信号，避免了控制逻辑繁多复杂的问题。本申请同时还提供了一种FPGA数据缓存的系统、设备及计算机可读存储介质，具有上述有益效果，在此不再赘述。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
图1为现有技术中一种网络解析中存在的典型场景的示意图；
图2为本申请实施例所提供的一种FPGA数据缓存的方法的流程图；
图3为本申请实施例所提供的一种预设FIFO框架的示意图；
图4为本申请实施例所提供的一种FPGA数据缓存的系统的结构图；
图5为本申请实施例所提供的另一种FPGA数据缓存的系统的结构图；
图6为本申请实施例所提供的一种FPGA数据缓存设备的结构图。
具体实施方式
本申请的核心是提供一种FPGA数据缓存的方法、系统、设备及计算机可读存储介质，用于实现数据包输入输出个数的动态调整。
为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
请参考图2，图2为本申请实施例所提供的一种FPGA数据缓存的方法的流程图。
其具体包括如下步骤：
S201：接收数据缓存请求；
基于现有技术中经常将FPGA运用于网络解析，以加快网络传输速度，降低CPU的处理瓶颈，而在网络解析中，往往存在如图1所示的场景：同时输入多个有序数据包，并且当包数满足一定要求或者某种条件时一起发出，而现有技术通常需要例化多个记忆控制器，同时产生多个记忆控制器的读写控制信号，并且产生写入数据和读出数据的选择信号，而往往不同的场景下控制逻辑不同，控制逻辑也会较为复杂；故本申请提供了一种FPGA数据缓存的方法，用于解决上述问题。
S202：根据数据缓存请求确定待缓存数据包及并行缓存个数；
在接收到数据缓存请求之后，本申请根据该数据缓存请求确定待缓存数据包及并行缓存个数，该并行缓存个数即为一个时钟周期内待缓存数据包的缓存数量，现有技术中的FIFO(First Input and First Output，先进先出队列)在一个时钟周期内只能够接收一个数据包，在面对多个数据包时只能够串行缓存，造成了FPGA数据缓存的效率低下，而本申请则可以满足并行缓存数据包的需求。
S203：将待缓存数据包分批缓存至预设FIFO框架中；
其中，每一批待缓存数据包的缓存数量为该并行缓存个数，本申请通过将待缓存数据包分批缓存至预设FIFO框架中，实现了对数据包的并行缓存，在一个时钟周期内能够同时缓存多个数据包；
可选的，当待缓存数据包的剩余数量小于并行缓存个数时，则可以直接将剩余的待缓存数据包全部缓存至预设FIFO框架中，以避免出现待缓存数据包的剩余数量与并行缓存个数不同而无法缓存的问题；
可选的，当接收到并行缓存个数更新指令时，还可以对并行缓存个数进行更新，并将剩余的待缓存数据包分批缓存至预设FIFO框架中；其中，每一批待缓存数据包的缓存数量为更新后的并行缓存个数，以实现对数据包输入个数的动态调整；
可选的，在将待缓存数据包分批缓存至预设FIFO框架中之后，还可以执行如下步骤：
获取预设FIFO框架的剩余存储空间；
当剩余存储空间的大小小于阈值时，输出剩余存储空间不足的提示信息。
本申请实施例获取预设FIFO框架的剩余存储空间，当剩余存储空间的大小小于阈值时，输出剩余存储空间不足的提示信息，以使用户能够及时读取。
S204：当接收到数据读取请求时，根据数据读取请求确定并行读取个数，并从预设FIFO框架中分批读取待缓存数据包；
其中，每一批待缓存数据包的读取数量为并行读取个数，本申请通过将预设FIFO框架中缓存的待缓存数据包分批读取，实现了对数据包的并行读取，在一个时钟周期内能够同时读取多个数据包；
可选的，当预设FIFO框架中缓存的待缓存数据包的剩余数量小于并行读取个数时，则可以直接将预设FIFO框架中剩余的待缓存数据包全部读取，以避免出现预设FIFO框架中待缓存数据包的数量与并行读取个数不同而无法读取的问题；
可选的，当接收到并行读取个数更新指令时，还可以对并行读取个数进行更新，并分批读取预设FIFO框架中剩余的待缓存数据包；其中，每一批待缓存数据包的读取数量为更新后的并行读取个数，以实现对数据包输出个数的动态调整；
优选的，请参考图3，图3为本申请实施例所提供的一种预设FIFO框架的示意图，如图3所示，动态FIFO的输入包括一个使能信号WE和并行输入个数WNUM，以及并行输入数据WDAT,输出包括一个使能信号RE和并行输出个数RNUM，以及并行输出数据RDAT；
根据WE，WNUM，可以获得当前需要写入的FIFO的起始编号wptr；同样，根据RE，RNUM可以获得当前需要读出的FIFO的起始编号rptr。然后根据WNUM和RNUM从相应的FIFO写入或者读出数据。
以图1所示的场景为例，动态FIFO的写入读出过程如下表所示：
Figure BDA0002112120750000061
如上表所示，在第一个时钟周期内FIFO0和FIFO1分别写入数字0和1，第二个时钟周期内FIFO0、FIFO2和FIFO3分别写入数字4、2和3，通过预设FIFO框架内不同的FIFO执行不同的动作，完成对数据包输入输出个数的动态调整。
基于上述技术方案，本申请所提供的一种FPGA数据缓存的方法，通过将待缓存数据包分批缓存至预设FIFO框架中，每一批待缓存数据包的缓存数量为并行缓存个数；并从预设FIFO框架中分批读取待缓存数据包，每一批待缓存数据包的读取数量为并行读取个数，实现了数据包输入输出个数的动态调整，不需要例化多个记忆控制器，也不需要产生多个记忆控制器的读写控制信号，避免了控制逻辑繁多复杂的问题。
请参考图4，图4为本申请实施例所提供的一种FPGA数据缓存的系统的结构图。
该系统可以包括：
接收模块100，用于接收数据缓存请求；
确定模块200，用于根据数据缓存请求确定待缓存数据包及并行缓存个数；
缓存模块300，用于将待缓存数据包分批缓存至预设FIFO框架中；其中，每一批待缓存数据包的缓存数量为并行缓存个数；
读取模块400，用于当接收到数据读取请求时，根据数据读取请求确定并行读取个数，并从预设FIFO框架中分批读取待缓存数据包；其中，每一批待缓存数据包的读取数量为并行读取个数。
请参考图5，图5为本申请实施例所提供的另一种FPGA数据缓存的系统的结构图。
该缓存模块300可以包括：
第一缓存子模块，用于当待缓存数据包的剩余数量小于并行缓存个数时，将剩余的待缓存数据包全部缓存至预设FIFO框架中。
该系统还可以包括：
获取模块，用于获取预设FIFO框架的剩余存储空间；
输出模块，用于当剩余存储空间的大小小于阈值时，输出剩余存储空间不足的提示信息。
该缓存模块300可以包括：
更新子模块，用于当接收到并行缓存个数更新指令时，对并行缓存个数进行更新；
第二缓存子模块，用于将剩余的待缓存数据包分批缓存至预设FIFO框架中；其中，每一批待缓存数据包的缓存数量为更新后的并行缓存个数。
以上系统中的各个组成部分可实际应用于以下的实施例中：
接收模块接收数据缓存请求；确定模块根据数据缓存请求确定待缓存数据包及并行缓存个数；缓存模块将待缓存数据包分批缓存至预设FIFO框架中；其中，每一批待缓存数据包的缓存数量为并行缓存个数；当接收到数据读取请求时，读取模块根据数据读取请求确定并行读取个数，并从预设FIFO框架中分批读取待缓存数据包；其中，每一批待缓存数据包的读取数量为并行读取个数。
请参考图6，图6为本申请实施例所提供的一种FPGA数据缓存设备的结构图。
该FPGA数据缓存设备600可因配置或性能不同而产生比较大的差异，可以包括一个或一个以上处理器(central processing units，CPU)622(例如，一个或一个以上处理器)和存储器632，一个或一个以上存储应用程序642或数据644的存储介质630(例如一个或一个以上海量存储设备)。其中，存储器632和存储介质630可以是短暂存储或持久存储。存储在存储介质630的程序可以包括一个或一个以上模块(图示没标出)，每个模块可以包括对装置中的一系列指令操作。更进一步地，中央处理器622可以设置为与存储介质630通信，在FPGA数据缓存设备600上执行存储介质630中的一系列指令操作。
FPGA数据缓存设备600还可以包括一个或一个以上电源626，一个或一个以上有线或无线网络接口650，一个或一个以上输入输出接口658，和/或，一个或一个以上操作系统641，例如Windows ServerTM，Mac OS XTM，UnixTM,LinuxTM，FreeBSDTM等等。
上述图2至图3所描述的FPGA数据缓存的方法中的步骤由FPGA数据缓存设备基于该图6所示的结构实现。
所属领域的技术人员可以清楚地了解到，为描述的方便和简洁，上述描述的系统，装置和模块的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。
在本申请所提供的几个实施例中，应该理解到，所揭露的装置、设备和方法，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，模块的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个模块或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或模块的间接耦合或通信连接，可以是电性，机械或其它的形式。
作为分离部件说明的模块可以是或者也可以不是物理上分开的，作为模块显示的部件可以是或者也可以不是物理模块，即可以位于一个地方，或者也可以分布到多个网络模块上。可以根据实际的需要选择其中的部分或者全部模块来实现本实施例方案的目的。
另外，在本申请各个实施例中的各功能模块可以集成在一个处理模块中，也可以是各个模块单独物理存在，也可以两个或两个以上模块集成在一个模块中。上述集成的模块既可以采用硬件的形式实现，也可以采用软件功能模块的形式实现。
集成的模块如果以软件功能模块的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本申请的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的全部或部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，功能调用装置，或者网络设备等)执行本申请各个实施例方法的全部或部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器(Read-Only Memory，ROM)、随机存取存储器(Random Access Memory，RAM)、磁碟或者光盘等各种可以存储程序代码的介质。
以上对本申请所提供的一种FPGA数据缓存的方法、系统、设备及计算机可读存储介质进行了详细介绍。本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的方法及其核心思想。应当指出，对于本技术领域的普通技术人员来说，在不脱离本申请原理的前提下，还可以对本申请进行若干改进和修饰，这些改进和修饰也落入本申请权利要求的保护范围内。
还需要说明的是，在本说明书中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括要素的过程、方法、物品或者设备中还存在另外的相同要素。

Claims (8)

1.一种FPGA数据缓存的方法，其特征在于，包括：
接收数据缓存请求；
根据所述数据缓存请求确定待缓存数据包及并行缓存个数；
将所述待缓存数据包分批缓存至预设FIFO框架中；其中，每一批所述待缓存数据包的缓存数量为所述并行缓存个数；
当接收到数据读取请求时，根据所述数据读取请求确定并行读取个数，并从所述预设FIFO框架中分批读取所述待缓存数据包；其中，每一批所述待缓存数据包的读取数量为所述并行读取个数；
其中，将所述待缓存数据包分批缓存至预设FIFO框架中，包括：
当接收到并行缓存个数更新指令时，对所述并行缓存个数进行更新；
将剩余的所述待缓存数据包分批缓存至预设FIFO框架中；其中，每一批所述待缓存数据包的缓存数量为更新后的所述并行缓存个数。
2.根据权利要求1所述的方法，其特征在于，将所述待缓存数据包分批缓存至预设FIFO框架中，包括：
当所述待缓存数据包的剩余数量小于所述并行缓存个数时，将剩余的所述待缓存数据包全部缓存至所述预设FIFO框架中。
3.根据权利要求1所述的方法，其特征在于，在将所述待缓存数据包分批缓存至预设FIFO框架中之后，还包括：
获取所述预设FIFO框架的剩余存储空间；
当所述剩余存储空间的大小小于阈值时，输出剩余存储空间不足的提示信息。
4.一种FPGA数据缓存的系统，其特征在于，包括：
接收模块，用于接收数据缓存请求；
确定模块，用于根据所述数据缓存请求确定待缓存数据包及并行缓存个数；
缓存模块，用于将所述待缓存数据包分批缓存至预设FIFO框架中；其中，每一批所述待缓存数据包的缓存数量为所述并行缓存个数；
读取模块，用于当接收到数据读取请求时，根据所述数据读取请求确定并行读取个数，并从所述预设FIFO框架中分批读取所述待缓存数据包；其中，每一批所述待缓存数据包的读取数量为所述并行读取个数；
其中，所述缓存模块包括：
更新子模块，用于当接收到并行缓存个数更新指令时，对所述并行缓存个数进行更新；
第二缓存子模块，用于将剩余的所述待缓存数据包分批缓存至预设FIFO框架中；其中，每一批所述待缓存数据包的缓存数量为更新后的所述并行缓存个数。
5.根据权利要求4所述的系统，其特征在于，所述缓存模块包括：
第一缓存子模块，用于当所述待缓存数据包的剩余数量小于所述并行缓存个数时，将剩余的所述待缓存数据包全部缓存至所述预设FIFO框架中。
6.根据权利要求4所述的系统，其特征在于，还包括：
获取模块，用于获取所述预设FIFO框架的剩余存储空间；
输出模块，用于当所述剩余存储空间的大小小于阈值时，输出剩余存储空间不足的提示信息。
7.一种FPGA数据缓存设备，其特征在于，包括：
存储器，用于存储计算机程序；
处理器，用于执行所述计算机程序时实现如权利要求1至3任一项所述FPGA数据缓存的方法的步骤。
8.一种计算机可读存储介质，其特征在于，所述计算机可读存储介质上存储有计算机程序，所述计算机程序被处理器执行时实现如权利要求1至3任一项所述FPGA数据缓存的方法的步骤。
CN201910576025.9A 2019-06-28 2019-06-28 一种fpga数据缓存的方法、系统、设备及存储介质 Active CN110413540B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201910576025.9A CN110413540B (zh) 2019-06-28 2019-06-28 一种fpga数据缓存的方法、系统、设备及存储介质

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201910576025.9A CN110413540B (zh) 2019-06-28 2019-06-28 一种fpga数据缓存的方法、系统、设备及存储介质

Publications (2)

Publication Number Publication Date
CN110413540A CN110413540A (zh) 2019-11-05
CN110413540B true CN110413540B (zh) 2021-07-16

Family

ID=68358710

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910576025.9A Active CN110413540B (zh) 2019-06-28 2019-06-28 一种fpga数据缓存的方法、系统、设备及存储介质

Country Status (1)

Country Link
CN (1) CN110413540B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114077554B (zh) * 2022-01-20 2022-06-21 广州匠芯创科技有限公司 一种数据解码方法、系统、设备及介质
CN116909978B (zh) * 2023-09-13 2024-02-02 苏州浪潮智能科技有限公司 数据组帧方法、装置、电子设备及存储介质

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102122362A (zh) * 2010-01-07 2011-07-13 上海华虹集成电路有限责任公司 一种提高接触式智能卡通信速率的方法
US8094670B1 (en) * 2002-12-13 2012-01-10 Nvidia Corporation Method and apparatus for performing network processing functions
CN106649140A (zh) * 2016-12-29 2017-05-10 深圳前海弘稼科技有限公司 一种数据处理方法、装置及系统
CN109446125A (zh) * 2018-10-09 2019-03-08 武汉正维电子技术有限公司 Ddr读写仲裁器及方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5524208A (en) * 1994-06-09 1996-06-04 Dell Usa, L.P. Method and apparatus for performing cache snoop testing using DMA cycles in a computer system
CN103514277B (zh) * 2013-09-24 2015-10-21 国家电网公司 用电信息采集系统的任务并行处理方法
CN105302753B (zh) * 2015-11-13 2020-06-16 中国电子科技集团公司第五十四研究所 一种基于fpga和fifo芯片的多通道hdlc数据处理装置
CN206411658U (zh) * 2017-01-24 2017-08-15 济南浪潮高新科技投资发展有限公司 一种基于FPGA的NandFlash存储系统

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8094670B1 (en) * 2002-12-13 2012-01-10 Nvidia Corporation Method and apparatus for performing network processing functions
CN102122362A (zh) * 2010-01-07 2011-07-13 上海华虹集成电路有限责任公司 一种提高接触式智能卡通信速率的方法
CN106649140A (zh) * 2016-12-29 2017-05-10 深圳前海弘稼科技有限公司 一种数据处理方法、装置及系统
CN109446125A (zh) * 2018-10-09 2019-03-08 武汉正维电子技术有限公司 Ddr读写仲裁器及方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
基于FPGA的像素探测器数据缓存设计;杨萌等;《测控技术与仪器仪表》;20120221;第37卷(第9期);第92-96页 *

Also Published As

Publication number Publication date
CN110413540A (zh) 2019-11-05

Similar Documents

Publication Publication Date Title
CN109219805B (zh) 一种多核系统内存访问方法、相关装置、系统及存储介质
US20070162637A1 (en) Method, apparatus and program storage device for enabling multiple asynchronous direct memory access task executions
CN110413540B (zh) 一种fpga数据缓存的方法、系统、设备及存储介质
CN108897630B (zh) 一种基于OpenCL的全局内存缓存方法、系统及装置
CN112445725A (zh) 预读取文件页的方法、装置和终端设备
CN116010300B (zh) 一种gpu缓存方法及装置、电子设备和存储介质
CN111104178A (zh) 一种动态库加载方法、终端装置及存储介质
CN114816263A (zh) 存储访问方法及智能处理装置
US20160328816A1 (en) Gpu operation
US20240187015A1 (en) Methods and apparatus to write data to registers
US10817183B2 (en) Information processing apparatus and information processing system
CN110928574A (zh) 微控制器、中断处理芯片、设备及中断处理方法
CN114416178A (zh) 数据访问方法、装置及非临时性计算机可读存储介质
CN116721007B (zh) 任务控制方法、系统及装置、电子设备和存储介质
US20220318604A1 (en) Sparse machine learning acceleration
US8151015B2 (en) Systems and methods for effecting DMA data transfers
US11288096B2 (en) System and method of balancing mixed workload performance
CN114328153A (zh) 一种rdma性能测试系统、方法、装置及介质
CN114070892A (zh) 数据传输方法和装置
CN116804915B (zh) 基于存储器的数据交互方法、处理器、设备以及介质
US10832132B2 (en) Data transmission method and calculation apparatus for neural network, electronic apparatus, computer-readable storage medium and computer program product
US20220353874A1 (en) Method and Apparatus for Maximizing a Number of Connections That Can Be Executed from a Mobile Application
CN113052749B (zh) 视频显示方法及图形处理器
CN111512631A (zh) 数据处理方法及相关产品
CN104620563B (zh) 一种用于减少计算设备的网络使用的方法和系统

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant