CN114328153A - 一种rdma性能测试系统、方法、装置及介质 - Google Patents
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Abstract
本发明公开了一种RDMA性能测试系统、方法、装置及介质，包括FPGA，加速单元，RDMA处理单元，加速单元设置于FPGA中，用于在FPGA间需要进行数据交互时发起数据交互请求，RDMA处理单元设置于FPGA中，并与加速单元连接，用于在加速单元发起数据交互请求后实现FPGA间的数据交互，FPGA包括计时器，计时器与RDMA处理单元连接，用于FPGA间的进行数据交互时计时以确定RDMA性能。由此可见，本发明提供的技术方案，使用FPGA来实现RDMA功能，由于FPGA的处理节拍固定，进而使得内部数据读写延时固定，且FPGA的计时器精度高，进而提高了RDMA性能测试结果的稳定性及准确性。
Description
技术领域
本发明涉及通信领域，特别是涉及一种RDMA性能测试系统、方法、装置及介质。
背景技术
在大数据时代背景下，数据传输往往需要加速资源池进行联合加速计算，数据在不同加速卡间进行传输时，通常使用远程直接数据存取(Remote Direct Memory Access，简称RDMA)技术实现数据的传输，RDMA可以在CPU不参与的情况下完成对数据的存取及传输，降低网络传输延时，因此，对RDMA产品的新能测试对数据传输来说至关重要，测试方法及工具不仅要考虑测试的简便性，更要考虑测试结果的稳定性及准确性。
目前，RDMA性能测试有PerfTest，qperf等工具，对RDMA延时性能进行测试时，本地主机发起发送固定字节大小的RDMA请求，记录发送时刻时间和收到应答时间，根据发送时刻时间和收到应答时间计算确定延时时间。通过PerfTest或qperf对RDMA的性能进行测试时，由于RDMA产品使用的buffer通常为DDR SDRAM，而DDR SDRAM的单次延时是不固定的，此外，基于Linux系统的时间计数器的精度通常较低，所以测试RDMA性能时，测试结果抖动大，即测试结果不稳定。通过PerfTest对RDMA性能进行测试时，测试结果往往最大延时和最小延时相差很大，有非常大的抖动。
由此可见，如何提高RDMA性能测试结果的稳定性及准确性，是本领域技术人员亟待解决的问题。
发明内容
本发明的目的是提供一种RDMA性能测试系统、方法、装置及介质，通过使用FPGA来实现RDMA功能，依靠FPGA内部的BRAM或URAM作为buffer，处理节拍固定，延时低。此外，FPGA内部计时器稳定且精度高，进而提升RDMA的性能测试结果的稳定性。
为解决上述技术问题，本发明提供一种RDMA性能测试系统，包括FPGA，加速单元，RDMA处理单元；
所述加速单元设置于所述FPGA中，用于发起所述FPGA间的数据交互请求；
所述RDMA处理单元设置于所述FPGA中，并与所述加速单元连接，用于在所述加速单元发起所述数据交互请求后实现所述FPGA间的数据交互；
所述FPGA包括计时器，所述计时器与所述RDMA处理单元连接，用于所述FPGA间的数据交互时计时以确定RDMA性能。
为了解决上述技术问题，本发明还提供了一种RDMA性能测试方法，应用于所述的RDMA性能测试系统，包括：
获取加速单元发出的数据交互指令；
依据所述数据交互指令控制计时器计时以确定RDMA性能。
优选地，所述依据所述数据交互指令控制计时器计时以确定RDMA性能包括：
在获取所述数据交互指令后，控制所述计时器清零；
根据预设传输频率进行数据交互；
每隔第一预设时间，控制所述计时器停止计时以获取当前延时时间，并存储至寄存器以便于确定所述RDMA性能。
优选地，在所述获取加速单元发出的数据交互指令之后还包括：
判断待处理数据量是否达到各处理模块的存储空间最大值，若达到所述存储空间最大值，降低传输数据的速率；
获取第二预设时间内数据交互的报文字节数以确定RDMA吞吐量。
优选地，在所述降低传输数据的速率之后还包括：
判断处理速率最小处理模块的待处理数据量是否小于所述处理速率最小处理模块的存储空间最大值；
若小于所述处理速率最小处理模块的存储空间最大值，则控制所述传输数据的速率保持当前速率不变。
优选地，在所述控制所述计时器停止计时以获取当前延时时间之后还包括：
获取第一预设周期内各所述当前延时时间；
依据各所述当前延时时间分析RDMA延时性能。
优选地，所述获取第二预设时间内数据交互的报文字节数以确定RDMA吞吐量包括：
获取第二预设周期内各所述第二预设时间内的所述报文字节数以确定所述RDMA吞吐量。
为了解决上述技术问题，本发明还提供了一种RDMA性能测试装置，包括：
获取模块，用于获取加速单元发出的数据交互指令；
控制模块，用于依据所述数据交互指令控制计时器计时以确定RDMA性能。
为了解决上述技术问题，本发明还提供了一种RDMA性能测试装置，包括存储器，用于存储计算机程序；
处理器，用于执行所述计算机程序时实现如所述的RDMA性能测试方法的步骤。
为了解决上述技术问题，本发明还提供了一种计算机可读存储介质，所述计算机可读存储介质上存储有计算机程序，所述计算机程序被处理器执行时实现如所述的RDMA性能测试方法的步骤。
本发明所提供的一种RDMA性能测试系统，包括FPGA，加速单元，RDMA处理单元，加速单元设置于FPGA中，用于在FPGA间需要进行数据交互时发起数据交互请求，RDMA处理单元设置于FPGA中，并与加速单元连接，用于在加速单元发起数据交互请求后实现FPGA间的数据交互，FPGA包括计时器，计时器与RDMA处理单元连接，用于FPGA间的进行数据交互时计时以确定RDMA性能。通过PerfTest或qperf对RDMA的性能进行测试时，导致的测试结果抖动大，即测试结果不稳定，而本发明提供的技术方案，通过使用FPGA来实现RDMA功能，由于FPGA的处理节拍固定，进而使得内部数据读写延时固定，且FPGA的计时器精度高，进一步保证了RDMA性能测试结果的稳定性，由此，提高了RDMA性能测试结果的稳定性及准确性。
此外，本发明还提供一种RDMA性能测试方法、装置及介质，与上述的RDMA性能测试系统相对应，效果同上。
附图说明
为了更清楚地说明本发明实施例，下面将对实施例中所需要使用的附图做简单的介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例所提供的RDMA性能测试系统的结构图；
图2为本发明实施例所提供的RDMA性能测试方法的流程图；
图3为本发明实施例所提供的RDMA性能测试装置的结构图；
图4为本发明另一实施例提供的RDMA性能测试装置的结构图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下，所获得的所有其他实施例，都属于本发明保护范围。
本发明的核心是提供一种RDMA性能测试系统、方法、装置及介质，通过使用FPGA来实现RDMA功能，由于FPGA的处理节拍固定，进而使得内部数据读写延时固定，且FPGA的计时器精度高，进一步保证了RDMA性能测试结果的稳定性，由此，提高了RDMA性能测试结果的稳定性和准确性。
为了使本技术领域的人员更好地理解本发明方案，下面结合附图和具体实施方式对本发明作进一步的详细说明。
RDMA是一种可以在CPU不参与的情况下完成对数据的存取及传输，降低网络传输延时的技术，对RDMA的性能进行测试对于数据来说至关重要。目前，RDMA性能测试有PerfTest，qperf等工具，对RDMA延时性能进行测试时，本地主机发起发送固定字节大小的RDMA请求，记录发送时刻时间和收到应答时间，根据发送时刻时间和收到应答时间计算确定延时时间。对RDMA吞吐量进行测试时，主机发起RDMA请求，并统计发送的报文字节数以及发送该报文字节耗费的时间，再通过该字节数和耗费的时间计算RDMA的吞吐量。
通过PerfTest或qperf对RDMA的性能进行测试时，由于RDMA产品使用的buffer通常为DDR SDRAM，而DDR SDRAM的单次延时是不固定的同时，此外，基于Linux系统的时间计数器的精度通常较低，所以测试RDMA性能时，测试结果抖动大，即测试结果不稳定。通过PerfTest对RDMA性能进行测试时，测试结果往往最大延时和最小延时相差很大，有非常大的抖动。此外，在进行大量RDMA吞吐量测试时，测试结果中最大吞吐量和最小吞吐量往往相差很大，即RDMA的吞吐量测试结果也不稳定。
为了解决RDMA性能测试结果不稳定的问题，本发明提出了一种RDMA性能测试系统，由于RDMA产品使用的buffer通常为DDR SDRAM，而DDR SDRAM的单次延时是不固定的，因此，本发明提出通过使用FPGA来实现RDMA功能，FPGA内部的BRAM或URAM作为buffer，处理节拍固定，且FPGA内部计时器稳定且精度高，进而提升RDMA的性能测试结果的稳定性。
图1为本发明实施例所提供的RDMA性能测试系统的结构图，如图1所示，该系统包括：FPGA1，加速单元2，RDMA3处理单元，加速单元2设置于FPGA1中，用于在FPGA1间需要进行数据交互时发起数据交互请求，RDMA3处理单元设置于FPGA1中，并与加速单元2连接，用于在加速单元2发起数据交互请求后实现FPGA1间的数据交互，FPGA1包括计时器，计时器与RDMA3处理单元连接，用于FPGA1间的进行数据交互时计时以确定RDMA3性能。
在具体实施中，当FPGA1间需要进行数据交互时，加速单元2发起FPGA1间的数据交互请求，当然，除了发起数据交互请求的功能外，加速单元2还具有加速FPGA1间数据交互的功能。RDMA3接受到加速单元2发出的数据交互请求后，实现FPGA1间的数据交互，在数据交互过程中，启动计时器计时以确定RDMA3性能。需要说明的是，FPGA1间的数据交互包括读取数据和写数据，对于数据交互类型，本发明不作限定。
在数据交互过程中，RDMA3启动计时器进行计时，先对计时器进行清零，然后每隔第一预设时间停止一次计时，并将当前计时器记录的时间传输至寄存器进行存储，而计时器每隔第一预设时间记录的时间就是RDMA3的延时时间，进而可以通过分析寄存器中记录的各延时时间确定RDMA3的延时性能。分析延时性能时，可以依据第一预设周期内各延时时间的变化情况分析RDMA3的延时性能，对于采用何种方式对RDMA3的延时性能进行分析，本发明不作限定。
在实施中，除了分析RDMA3的延时性能外，还可以分析RDMA3吞吐量，在FPGA1间进行数据交互时，获取第二预设时间内数据交互的报文字节数，进而确定RDMA3吞吐量。当RDMA3中各处理模块的待处理数据量达到各处理模块的存储最大值时，表示接受数据的速率过快，各处理模块处理不过来，则RDMA3控制传输数据的速率，降低至处理速率最小的处理模块都可以处理当前数据量为止。
本发明实施例所提供的RDMA性能测试系统，包括FPGA，加速单元，RDMA处理单元，加速单元设置于FPGA中，用于在FPGA间需要进行数据交互时发起数据交互请求，RDMA处理单元设置于FPGA中，并与加速单元连接，用于在加速单元发起数据交互请求后实现FPGA间的数据交互，FPGA包括计时器，计时器与RDMA处理单元连接，用于FPGA间的进行数据交互时计时以确定RDMA性能。通过PerfTest或qperf对RDMA的性能进行测试时，导致的测试结果抖动大，即测试结果不稳定，而本发明提供的技术方案，通过使用FPGA来实现RDMA功能，由于FPGA的处理节拍固定，进而使得内部数据读写延时固定，且FPGA的计时器精度高，进一步保证了RDMA性能测试结果的稳定性，由此，提高了RDMA性能测试结果的稳定性及准确性。
在上述实施例中，对于RDMA性能测试系统进行了详细描述，本发明还提供RDMA性能测试方法对应的实施例，该方法应用于上述实施例中所述的RDMA性能测试系统。
图2为本发明实施例所提供的RDMA性能测试方法的流程图，如图2所示，该方法包括：
S10：获取加速单元发出的数据交互指令。
S11：依据数据交互指令控制计时器计时以确定RDMA性能。
在具体实施例中，FPGA中的RDMA获取加速单元发出的数据交互指令，在得到数据交互指令后，控制FPGA的计时器进行计时，以便于根据计时器获取的数据确定RDMA性能。可以理解的是，当RDMA获取到加速单元发出的数据交互指令后，为了确定RDMA延时性能，先对计时器进行清零，控制RDMA在预设速率下进行数据交互，每隔第一预设时间控制计时器停止一次计时以获取当前RDMA的延时时间，并存储至寄存器，通过分析存储器中各延时时间以确定RDMA延时性能。
此外，RDMA在接收到数据交互指令后，还可以分析确定RDMA吞吐量，在数据交互过程中，通过RDMA中的性能计算模块统计第二预设时间内RDMA数据交互的报文字节数，并存储至寄存器中，依据寄存器中的各第二预设时间内的报文字节数分析确定RDMA吞吐量性能。在实施中，数据进行交互时，RDMA中的各处理模块可能会因为传输数据量过大，处理不过来的现象，为了保证吞吐量的稳定性，当待处理数据量达到各处理模块存储空间最大值时，降低数据传输的速率，降低至处理速率最小的处理模块的待处理数据量小于自身的存储空间最大值为止。
需要说明的是，对于通过读取寄存器中各第一预设时间内的延时时间和第二预设时间内的报文字节数分析确定RDMA延时性能和RDMA吞吐量性能的分析方法本发明不作限定。
本发明实施例所提供的RDMA性能测试方法，应用于上述实施例提供的RDMA性能测试系统。该方法通过RDMA获取加速单元发出的数据交互指令，并依据该数据交互指令控制FPGA的计时器计时以确定RDMA性能。相对于当前技术中，通过PerfTest或qperf对RDMA的性能进行测试时，导致的测试结果抖动大，即测试结果不稳定。本发明提供的技术方案，通过使用FPGA来实现RDMA功能，由于FPGA的处理节拍固定，进而使得内部数据读写延时固定，且FPGA的计时器精度高，进一步保证了RDMA性能测试结果的稳定性，由此，提高了RDMA性能测试结果的稳定性及准确性。
在具体实施例中，通过使用FPGA来实现RDMA功能，在测试RDMA延时性能时，RDMA获取到加速模块发送的数据交互指令后，控制FPGA的计时器清零，并依据预设的传输速率进行数据交互，在数据交互过程中，每隔第一预设时间，控制计时器停止一次计时，锁存当前计时器获取的延时时间，并将各第一预设时间内的延时时间存储至寄存器。例如，预设速率为100M/Hz，第一预设时间为10纳秒(ns)，则RDMA获取数据交互指令后，控制计时器清零，并以100M/Hz的速率进行数据传输，每隔10ns停止一次计时，锁存计时器当前获取的延时时间，并存储于寄存器中。需要说明的是，预设速率和第一预设时间为可以依据实际需求进行设定，本发明对此不作限定。
在获取到各第一预设时间内的延时时间后，可以分别获取第一预设周期内的各第一预设时间内的延时时间以分析RDMA延时性能，可以通过折线图的形式分析每个第一预设周期内延时时间的变化情况，也可以通过除去每个第一预设周期内的最大延时时间和最小延时时间后，求各第一预设周期内的延时时间平均值，在通过分析各平均值的变化情况确定RDMA延时性能。对于依据计时器获取的各延时时间分析RDMA延时性能的方法，本发明不作限定。此外，需要注意的是，第一预设周期大于第一预设时间。
本发明实施例所提供的RDMA性能测试方法，通过使用FPGA来实现RDMA功能，由于FPGA的处理节拍固定，进而使得内部数据读写延时固定，且FPGA的计时器精度高，进一步保证了RDMA性能测试结果的稳定性，由此，提高了RDMA性能测试结果的稳定性及准确性。
在上述实施例的基础上，通过使用FPGA来实现RDMA功能，不仅可以测试RDMA延时性能，还可以测试RDMA吞吐量。当RDMA接收到加速单元发送的数据交互指令后，控制性能计算模块统计各第二预设时间内RDMA发送的报文字节数，并将各第二预设时间内RDMA发送的报文字节数存储至寄存器中。
在具体实施中，为了确保吞吐量测试结果的稳定性，在数据交互时判断各处理模块的待处理数据量是否达到各处理模块存储空间的最大值，即传输的数据是否占满各处理模块的存储空间，若传输数据占满了各处理模块的存储空间，则降低传输数据的速率，避免因为数据传输堵塞，造成计算吞吐量时出现延时，进而导致吞吐量测试结果抖动较大，即各第二预设时间内传输的报文字节数相差较大。
可以理解的是，降低数据传输速率进而保证吞吐量测试结果的稳定性，其中，速率降低至各处理模块中处理速率最小的处理模块的待处理数据量小于该处理模块的存储空间最大值时为止，即降低至处理速度最慢的处理模块都能处理过来数据时，保持当前的传输速率不变即可，进而确保了吞吐量测试结果的稳定性。
获取到各第二预设时间内传输的报文字节数后，获取第二预设周期内各第二预设时间内传输的报文字节数以确定RDMA吞吐量，可以通过折线图的形式分析每个第二预设周期内吞吐量的变化情况，也可以通过除去各第二预设周期内的最大吞吐量和最小吞吐量后，求各第二预设周期内的吞吐量平均值，在通过分析各平均值的变化情况确定RDMA吞吐量。对于依据第二预设周期内各第二预设时间内传输的报文字节数分析RDMA吞吐量的方法，本发明不作限定。此外，需要注意的是，第二预设周期大于第二预设时间。
本发明实施例所提供的RDMA性能测试方法，通过使用FPGA来实现RDMA功能，通过控制各处理模块的处理数据的速率以保证RDMA吞吐量测试结果的稳定性。
在上述实施例中，对于RDMA性能测试方法进行了详细描述，本发明还提供RDMA性能测试装置对应的实施例。需要说明的是，本发明从两个角度对装置部分的实施例进行描述，一种是基于功能模块的角度，另一种是基于硬件结构的角度。
图3为本发明实施例所提供的RDMA性能测试装置的结构图，如图3所示，该装置包括：
获取模块10，用于获取加速单元发出的数据交互指令。
控制模块11，用于依据数据交互指令控制计时器计时以确定RDMA性能。
由于装置部分的实施例与方法部分的实施例相互对应，因此装置部分的实施例请参见方法部分的实施例的描述，这里暂不赘述。
本发明实施例所提供的RDMA性能测试装置，包括RDMA获取加速单元发出的数据交互指令，并依据该数据交互指令控制FPGA的计时器计时以确定RDMA性能。通过PerfTest或qperf对RDMA的性能进行测试时，导致的测试结果抖动大，即测试结果不稳定，而本发明提供的技术方案，通过使用FPGA来实现RDMA功能，由于FPGA的处理节拍固定，进而使得内部数据读写延时固定，且FPGA的计时器精度高，进一步保证了RDMA性能测试结果的稳定性，由此，提高了RDMA性能测试结果的稳定性及准确性。
图4为本发明另一实施例提供的RDMA性能测试装置的结构图，如图4所示，RDMA性能测试装置包括：存储器20，用于存储计算机程序；
处理器21，用于执行计算机程序时实现如上述实施例所提到的RDMA性能测试方法的步骤。
本实施例提供的RDMA性能测试装置可以包括但不限于智能手机、平板电脑、笔记本电脑或台式电脑等。
其中，处理器21可以包括一个或多个处理核心，比如4核心处理器、8核心处理器等。处理器21可以采用数字信号处理(Digital Signal Processing，简称DSP)、现场可编程门阵列(Field－Programmable Gate Array，简称FPGA)、可编程逻辑阵列(ProgrammableLogic Array，简称PLA)中的至少一种硬件形式来实现。处理器21也可以包括主处理器和协处理器，主处理器是用于对在唤醒状态下的数据进行处理的处理器，也称中央处理器(Central Processing Unit，简称CPU)；协处理器是用于对在待机状态下的数据进行处理的低功耗处理器。在一些实施例中，处理器21可以在集成有图像处理器(GraphicsProcessing Unit，简称GPU)，GPU用于负责显示屏所需要显示的内容的渲染和绘制。一些实施例中，处理器21还可以包括人工智能(Artificial Intelligence，简称AI)处理器，该AI处理器用于处理有关机器学习的计算操作。
存储器20可以包括一个或多个计算机可读存储介质，该计算机可读存储介质可以是非暂态的。存储器20还可包括高速随机存取存储器，以及非易失性存储器，比如一个或多个磁盘存储设备、闪存存储设备。本实施例中，存储器20至少用于存储以下计算机程序201，其中，该计算机程序被处理器21加载并执行之后，能够实现前述任一实施例公开的RDMA性能测试方法的相关步骤。另外，存储器20所存储的资源还可以包括操作系统202和数据203等，存储方式可以是短暂存储或者永久存储。其中，操作系统202可以包括Windows、Unix、Linux等。数据203可以包括但不限于RDMA性能测试方法中涉及的相关数据等。
在一些实施例中，RDMA性能测试装置还可包括有显示屏22、输入输出接口23、通信接口24、电源25以及通信总线26。
本领域技术人员可以理解，图4中示出的结构并不构成对RDMA性能测试装置的限定，可以包括比图示更多或更少的组件。
本发明实施例提供的RDMA性能测试装置，包括存储器和处理器，处理器在执行存储器存储的程序时，能够实现如下方法：RDMA性能测试方法。
本发明实施例所提供的RDMA性能测试装置，通过RDMA获取加速单元发出的数据交互指令，获取该数据交互指令后，控制FPGA的计时器计时以确定RDMA性能。由此可见，本发明提供的技术方案，通过使用FPGA来实现RDMA功能，由于FPGA的处理节拍固定，进而使得内部数据读写延时固定，且FPGA的计时器精度高，进一步保证了RDMA性能测试结果的稳定性，由此，提高了RDMA性能测试结果的稳定性及准确性。
最后，本发明还提供一种计算机可读存储介质对应的实施例。计算机可读存储介质上存储有计算机程序，计算机程序被处理器执行时实现如上述方法实施例中记载的步骤。
可以理解的是，如果上述实施例中的方法以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本发明的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的全部或部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，执行本发明各个实施例所述方法的全部或部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器(Read-Only Memory，简称ROM)、随机存取存储器(Random Access Memory，简称RAM)、磁碟或者光盘等各种可以存储程序代码的介质。
以上对本发明所提供的一种RDMA性能测试系统、方法、装置及介质进行了详细介绍。说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的装置而言，由于其与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以对本发明进行若干改进和修饰，这些改进和修饰也落入本发明权利要求的保护范围内。
还需要说明的是，在本说明书中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
Claims (10)
1.一种RDMA性能测试系统，其特征在于，包括FPGA，加速单元，RDMA处理单元；
所述加速单元设置于所述FPGA中，用于发起所述FPGA间的数据交互请求；
所述RDMA处理单元设置于所述FPGA中，并与所述加速单元连接，用于在所述加速单元发起所述数据交互请求后实现所述FPGA间的数据交互；
所述FPGA包括计时器，所述计时器与所述RDMA处理单元连接，用于所述FPGA间的数据交互时计时以确定RDMA性能。
2.一种RDMA性能测试方法，其特征在于，应用于如权利要求1所述的RDMA性能测试系统，包括：
获取加速单元发出的数据交互指令；
依据所述数据交互指令控制计时器计时以确定RDMA性能。
3.根据权利要求2所述的RDMA性能测试方法，其特征在于，所述依据所述数据交互指令控制计时器计时以确定RDMA性能包括：
在获取所述数据交互指令后，控制所述计时器清零；
根据预设传输频率进行数据交互；
每隔第一预设时间，控制所述计时器停止计时以获取当前延时时间，并存储至寄存器以便于确定所述RDMA性能。
4.根据权利要求2所述的RDMA性能测试方法，其特征在于，在所述获取加速单元发出的数据交互指令之后还包括：
判断待处理数据量是否达到各处理模块的存储空间最大值，若达到所述存储空间最大值，降低传输数据的速率；
获取第二预设时间内数据交互的报文字节数以确定RDMA吞吐量。
5.根据权利要求4所述的RDMA性能测试方法，其特征在于，在所述降低传输数据的速率之后还包括：
判断处理速率最小处理模块的待处理数据量是否小于所述处理速率最小处理模块的存储空间最大值；
若小于所述处理速率最小处理模块的存储空间最大值，则控制所述传输数据的速率保持当前速率不变。
6.根据权利要求3所述的RDMA性能测试方法，其特征在于，在所述控制所述计时器停止计时以获取当前延时时间之后还包括：
获取第一预设周期内各所述当前延时时间；
依据各所述当前延时时间分析RDMA延时性能。
7.根据权利要求4所述的RDMA性能测试方法，其特征在于，所述获取第二预设时间内数据交互的报文字节数以确定RDMA吞吐量包括：
获取第二预设周期内各所述第二预设时间内的所述报文字节数以确定所述RDMA吞吐量。
8.一种RDMA性能测试装置，其特征在于，包括：
获取模块，用于获取加速单元发出的数据交互指令；
控制模块，用于依据所述数据交互指令控制计时器计时以确定RDMA性能。
9.一种RDMA性能测试装置，其特征在于，包括存储器，用于存储计算机程序；
处理器，用于执行所述计算机程序时实现如权利要求2至7任一项所述的RDMA性能测试方法的步骤。
10.一种计算机可读存储介质，其特征在于，所述计算机可读存储介质上存储有计算机程序，所述计算机程序被处理器执行时实现如权利要求2至7任一项所述的RDMA性能测试方法的步骤。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202111608186.5A CN114328153A (zh) | 2021-12-23 | 2021-12-23 | 一种rdma性能测试系统、方法、装置及介质 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202111608186.5A CN114328153A (zh) | 2021-12-23 | 2021-12-23 | 一种rdma性能测试系统、方法、装置及介质 |
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|---|---|
| CN114328153A true CN114328153A (zh) | 2022-04-12 |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN117956054A (zh) * | 2024-03-26 | 2024-04-30 | 上海云豹创芯智能科技有限公司 | 在rdma中实现定时器处理的方法、系统、芯片及存储介质 |
| CN117956054B (zh) * | 2024-03-26 | 2024-06-11 | 上海云豹创芯智能科技有限公司 | 在rdma中实现定时器处理的方法、系统、芯片及存储介质 |
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2021
- 2021-12-23 CN CN202111608186.5A patent/CN114328153A/zh active Pending
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