CN110391159B - 晶圆封装地图纠错系统解决方案 - Google Patents

晶圆封装地图纠错系统解决方案 Download PDF

Info

Publication number
CN110391159B
CN110391159B CN201910701068.5A CN201910701068A CN110391159B CN 110391159 B CN110391159 B CN 110391159B CN 201910701068 A CN201910701068 A CN 201910701068A CN 110391159 B CN110391159 B CN 110391159B
Authority
CN
China
Prior art keywords
map
wafer
chip
substrate
error correction
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201910701068.5A
Other languages
English (en)
Other versions
CN110391159A (zh
Inventor
刘传喜
陈小钢
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Payton Technology Shenzhen Co ltd
Original Assignee
Payton Technology Shenzhen Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Payton Technology Shenzhen Co ltd filed Critical Payton Technology Shenzhen Co ltd
Priority to CN201910701068.5A priority Critical patent/CN110391159B/zh
Publication of CN110391159A publication Critical patent/CN110391159A/zh
Application granted granted Critical
Publication of CN110391159B publication Critical patent/CN110391159B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561Batch processing
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005Apparatus not specifically provided for elsewhere
    • H01L21/67242Apparatus for monitoring, sorting or marking
    • H01L21/67259Position monitoring, e.g. misposition detection or presence detection
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/68Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for positioning, orientation or alignment

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)

Abstract

本发明公开了晶圆封装地图纠错系统解决方案,在贴片工站设备机台上增加基板地图,记录基板每颗产品对应晶圆地图的坐标;当发现地图匹配有误,导致混入不良芯片时,只需要将偏移信息+基板地图,输入到纠错系统,通过纠错系统计算,可以自动显示出基板上哪些产品是不良,然后按系统提示信息,将不良产品扣数,避免产品进一步的损失。

Description

晶圆封装地图纠错系统解决方案
技术领域
本发明涉及晶圆封装地图纠错系统解决方案。
背景技术
在芯片封装的贴片(DIEBonding)工站,芯片抓取时,贴片机器会根据晶圆(wafer)出厂前测试的地图(wafermapping)进行取晶.保证只取好品,坏品不抓取,这就要求机器在取晶前,对晶圆实物与地图进行配对,如果两者匹配错误,则会导致坏品当成好品生产,后续测试会有不良。
随着多层芯片叠装技术的发展,越来越多颗芯片叠装在一起,多层芯片封装,都需要经过多次贴片,而每一次贴片,都需要进行晶圆与地图的匹配,而只要有其中一次匹配错误,不能及时发现,则会损失巨大,如一片晶圆1000EA,坏品150EA,如果混入150EA,叠8层则可能损失150*8=1200EA,叠16层则可能损失150*16=2400EA。
目前贴片机器对跑错地图的防呆,并不能100%侦测,往往需要到测试发现不良后进行调查,才可能发现,而所造成的损失已经无法挽回。
发明内容
针对背景技术所提到的问题,本发明要解决的技术问题是提供晶圆封装地图纠错系统解决方案,通过对地图的纠错发现地图匹配错误,从而降低不良芯片的发生,提高晶圆封装良品率。
本发明的晶圆封装地图纠错系统解决方案,针对芯片封装的贴片工站,在芯片抓取时,晶圆实物与地图进行配对时造成的坏品当成好品生产,导致芯片测试不良率问题,提出如下解决方案:
地图和晶圆进行方法1匹配,之后进入贴片生产,此时在设备机台增加基板地图,记录基板每颗产品对应晶圆地图的坐标,同时贴片生产之后进入方法2匹配,如果通过方法2匹配,则地图和晶圆匹配正确,进入后续工站进行生产,然后测试;如果未通过方法2匹配,则对晶圆地图进行偏移输入,然后与基板地图进入纠错系统,纠错系统通过计算,就可以自动显示出基板上哪些产品是不良,然后按系统提示信息,挑出不良产品扣数,在进入后续工站生产,最后进行测试。
方法1匹配:在晶圆上会标注出参考点和多个检查点,满足晶圆实物与地图一一对应,从而进行匹配,贴片工站将晶圆移动到参考点,进行图像识别,在移动到第一核查点、第二检查点,再次进行图像识别,最终移到第一颗芯片位置进行抓取;
方法2匹配:贴片工站机将晶圆移动到参考点,进行图像识别,之后移动到第三核查点和第四检查点,再次进行图像识别,最后移到晶圆剩余的地图标注X的芯片位置进行图像识别,如果标注X处的芯片不存在,则图像识别通不过,机器报警;
流程3:在贴片工站设备机台上增加基板地图,记录基板每颗产品对应晶圆地图的坐标;
流程4:当发现地图匹配有误,导致混入不良芯片时,只需要将偏移信息+基板地图,输入到纠错系统,通过纠错系统计算,可以自动显示出基板上哪些产品是不良,然后按系统提示信息,将不良产品扣数,避免产品进一步的损失。
所述基板地图数据包括基板坐标+BIN+芯片在地图上的坐标。
所述纠错系统数据输入为基板地图、原参考点坐标、原参考点坐标偏移后坐标,利用基板地图纠正方法1匹配中产生的标识错误。
本发明的优点:对地图进行纠错检查,防止出现大面积的地图出错而导致的晶圆封装不良。
附图说明
为了易于说明,本发明由下述的具体实施及附图作以详细描述。
图1本方案的流程图。
图2为晶圆地图。
图3为基板地图生成方法。
图4为纠错系统原理。
1-参考点;2-第一核查点;3-第二核查点;4-第三核查点;5-第四核查点。
具体实施方式
晶圆封装地图纠错系统解决方案,针对芯片封装的贴片工站,在芯片抓取时,晶圆实物与地图进行配对时造成的坏品当成好品生产,导致芯片测试不良率问题,提出如下解决方案:
如图1所示,地图和晶圆进行方法1匹配,之后进入贴片生产,此时在设备机台增加基板地图,记录基板每颗产品对应晶圆地图的坐标,同时贴片生产之后进入方法2匹配,如果通过方法2匹配,则地图和晶圆匹配正确,进入后续工站进行生产,然后测试;如果未通过方法2匹配,则对晶圆地图进行偏移输入,然后与基板地图进入纠错系统,纠错系统通过计算,就可以自动显示出基板上哪些产品是不良,然后按系统提示信息,挑出不良产品扣数,在进入后续工站生产,最后进行测试。
方法1匹配:在晶圆上会标注出参考点和多个检查点,满足晶圆实物与地图一一对应,从而进行匹配,贴片工站将晶圆移动到参考点1,进行图像识别,在移动到核查点2、检查点3,再次进行图像识别,最终移到第一颗芯片位置进行抓取;
方法2匹配:贴片工站机将晶圆移动到参考点1,进行图像识别,之后移动到核查点4和检查点5,再次进行图像识别,最后移到晶圆剩余的地图标注X的芯片位置进行图像识别,如果标注X处的芯片不存在,则图像识别通不过,机器报警;
流程3:在贴片工站设备机台上增加基板地图,记录基板每颗产品对应晶圆地图的坐标;
流程4:当发现地图匹配有误,导致混入不良芯片时,只需要将偏移信息+基板地图,输入到纠错系统,通过纠错系统计算,可以自动显示出基板上哪些产品是不良,然后按系统提示信息,将不良产品扣数,避免产品进一步的损失。
所述基板地图数据包括基板坐标+BIN+芯片在地图上的坐标。
所述纠错系统数据输入为基板地图、原参考点坐标、原参考点坐标偏移后坐标,利用基板地图纠正方法1匹配中产生的标识错误。
如图2所示的晶圆地图,包括5个标记点,分别为参考点1、第一核查点2、第二核查点3、第三核查点4和第四核查点5;晶圆地图匹配要求晶圆实物与晶圆地图对应起来,晶圆实物的参考点与晶圆地图参考点,晶圆实物的核查点与晶圆地图核查点一一对应。
对于方法1匹配,机器将晶圆移动到参考点1,进行图像识别,然后移动到第一核查点2、第二核查点3再次进行图像识别,之后移到抓取第一颗芯片位置;对于方法2匹配,机器将晶圆移动到参考点1,进行图像识别,移动到然后移动到第三核查点4、第四核查点5再次进行图像识别,之后移到晶圆剩余的X芯片位置进行图像识别;如果该X芯片不存在,则图像识别通不过,机器报警,人工确认晶圆地图是否匹配错误。
如图3所示,为基板地图生成方法,其中基板地图包括基板坐标、BIN信息和芯片在地图上的位置。
如图4所示,为纠错系统输入和输出原理,通过输入基板生产地图、原参考点坐标以及原参考点偏移后坐标,进行纠正基板地图,从而标识不良芯片,能把基板上的不良显示出来,然后在当前工站报废,避免继续生产造成更大的报废。
上面所述的实施例仅仅是对本发明的优选实施方式进行描述,并非对本发明的构思和范围进行限定。在不脱离本发明设计构思的前提下,本领域普通人员对本发明的技术方案做出的各种变型和改进,均应落入到本发明的保护范围,本发明请求保护的技术内容,已经全部记载在权利要求书中。

Claims (3)

1. 晶圆封装地图纠错系统解决方法 ,其特征在于:针对芯片封装的贴片工站,在芯片抓取时,晶圆实物与地图进行配对时造成的坏品当成好品生产,导致芯片测试不良率问题,提出如下解决方法 :
地图和晶圆进行方法1匹配,之后进入贴片生产,此时在设备机台增加基板地图,记录基板每颗产品对应晶圆地图的坐标,同时贴片生产之后进入方法2匹配,如果通过方法2匹配,则地图和晶圆匹配正确,进入后续工站进行生产,然后测试;如果未通过方法2匹配,则对晶圆地图进行偏移输入,然后与基板地图进入纠错系统,纠错系统通过计算,就可以自动显示出基板上哪些产品是不良,然后按系统提示信息,挑出不良产品扣数,在进入后续工站生产,最后进行测试;
其中,方法1匹配:在晶圆上会标注出参考点和多个检查点,满足晶圆实物与地图一一对应,从而进行匹配,贴片工站将晶圆移动到参考点,进行图像识别,在移动到第一核查点、第二检查点,再次进行图像识别,最终移到第一颗芯片位置进行抓取;
方法2匹配:贴片工站机将晶圆移动到参考点,进行图像识别,之后移动到第三核查点和第四检查点,再次进行图像识别,最后移到晶圆剩余的地图标注X的芯片位置进行图像识别,如果标注X处的芯片不存在,则图像识别通不过,机器报警;
流程3:在贴片工站设备机台上增加基板地图,记录基板每颗产品对应晶圆地图的坐标;
流程4:当发现地图匹配有误,导致混入不良芯片时,只需要将偏移信息+基板地图,输入到纠错系统,通过纠错系统计算,可以自动显示出基板上哪些产品是不良,然后按系统提示信息,将不良产品扣数,避免产品进一步的损失。
2.根据权利要求1所述的晶圆封装地图纠错系统解决方法 ,其特征在于:所述基板地图数据包括基板坐标+BIN+芯片在地图上的坐标。
3.根据权利要求1所述的晶圆封装地图纠错系统解决方法 ,其特征在于:所述纠错系统数据输入为基板地图、原参考点坐标、原参考点坐标偏移后坐标,利用基板地图纠正方法1匹配中产生的标识错误。
CN201910701068.5A 2019-07-31 2019-07-31 晶圆封装地图纠错系统解决方案 Active CN110391159B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201910701068.5A CN110391159B (zh) 2019-07-31 2019-07-31 晶圆封装地图纠错系统解决方案

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201910701068.5A CN110391159B (zh) 2019-07-31 2019-07-31 晶圆封装地图纠错系统解决方案

Publications (2)

Publication Number Publication Date
CN110391159A CN110391159A (zh) 2019-10-29
CN110391159B true CN110391159B (zh) 2021-06-25

Family

ID=68288224

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910701068.5A Active CN110391159B (zh) 2019-07-31 2019-07-31 晶圆封装地图纠错系统解决方案

Country Status (1)

Country Link
CN (1) CN110391159B (zh)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101179044A (zh) * 2006-11-07 2008-05-14 中芯国际集成电路制造(上海)有限公司 一种新型晶圆定位偏移纠正方法
CN101431039A (zh) * 2007-11-08 2009-05-13 久元电子股份有限公司 晶圆检测系统
CN103700608A (zh) * 2013-12-30 2014-04-02 日月光半导体(昆山)有限公司 半导体封装的不合格品地图产生方法和装置
CN103972120A (zh) * 2013-01-30 2014-08-06 正恩科技有限公司 晶圆劈裂位置测定方法及系统
CN109285804A (zh) * 2017-07-21 2019-01-29 中芯国际集成电路制造(上海)有限公司 晶圆垂直稳定性校准系统及校准晶圆垂直稳定性的方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101179044A (zh) * 2006-11-07 2008-05-14 中芯国际集成电路制造(上海)有限公司 一种新型晶圆定位偏移纠正方法
CN101431039A (zh) * 2007-11-08 2009-05-13 久元电子股份有限公司 晶圆检测系统
CN103972120A (zh) * 2013-01-30 2014-08-06 正恩科技有限公司 晶圆劈裂位置测定方法及系统
CN103700608A (zh) * 2013-12-30 2014-04-02 日月光半导体(昆山)有限公司 半导体封装的不合格品地图产生方法和装置
CN109285804A (zh) * 2017-07-21 2019-01-29 中芯国际集成电路制造(上海)有限公司 晶圆垂直稳定性校准系统及校准晶圆垂直稳定性的方法

Also Published As

Publication number Publication date
CN110391159A (zh) 2019-10-29

Similar Documents

Publication Publication Date Title
EP0704106B1 (en) Method and apparatus for automatically positioning electronic die within component packages
CN103021899B (zh) 半导体产品检测机及其检测方法
TW403976B (en) Method for flip-chipping the semiconductor chip and the device of the same
KR20120091072A (ko) 개별 소자의 역방향 트레이서빌리티 및 반도체 디바이스의 순방향 트레이서빌리티
CN109686679B (zh) 制造半导体封装的方法
JP2014060249A (ja) ダイボンダ、および、ダイの位置認識方法
JP2006332417A (ja) チップのピックアップ装置およびピックアップ方法
JPH02165699A (ja) 産業用ロボットによるフラットパッケージ型icの装着方法
CN110391159B (zh) 晶圆封装地图纠错系统解决方案
CN113764293A (zh) 晶圆上芯方法、装置、存储介质和电子设备
CN112530823B (zh) 在晶圆测试过程中检测电子位图中坐标偏移的方法
CN208399951U (zh) 对电路板的测试结果进行标记的设备及系统
CN203225236U (zh) 半导体产品检测机
CN101765910B (zh) 半导体元件的选取方法、半导体器件及其制造方法
US7501809B2 (en) Electronic component handling and testing apparatus and method for electronic component handling and testing
CN108792563A (zh) 一种集成电路板自动测试设备及其测试方法
CN102501591B (zh) 多层陶瓷封装印刷图形性能检测方法
CN114408299B (zh) 一种pcb分类与包装方法、装置、电子设备及存储介质
CN203103271U (zh) 半导体导线架条的辨识系统
KR20240084892A (ko) 웨이퍼 정렬 방법 및 다이 본딩 장치
WO2022137287A1 (ja) ボンディング装置及びボンディング方法
CN113562263B (zh) 全自动智能扫描封装生产线
KR20240104872A (ko) 기판 처리 방법 및 기판 처리 시스템
JP5329030B2 (ja) 半導体チップ実装機及び実装システム
WO2024068200A1 (en) Packing apparatus and method and component carrier pack and system

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant