CN110389923A - 一种输出摆幅可调的新型驱动器电路 - Google Patents

Abstract

本申请公开了一种输出摆幅可调的新型驱动电路，包括：反馈控制单元、第一NMOS管、第二PMOS管以及反相器。反馈控制单元的第三输入端与反相器的输入端互连；反馈控制单元的第一输出端与第二PMOS管的栅极互连；反馈控制单元的第二输出端、第二PMOS管的漏极以及第一NMOS管的漏极互连，作为所述驱动器电路的输出端；反相器的输出端与第一NMOS管的栅极相连；第二PMOS管的源极与电源互连；第一NMOS管的源极与接地端互连。其中，可以通过调节第一输入端的偏置电压大小改变驱动电路的输出摆幅的大小，满足不同的应用要求。与传统的驱动电路相比，该电路不需要额外增加LDO电路，同时其摆幅可调，使其应用更灵活广泛。

Description

一种输出摆幅可调的新型驱动器电路

技术领域

本发明涉及微电子技术中的信号处理与发送技术领域，特别是涉及一种输出摆幅可调的新型驱动器电路，该电路在如MIPI-DPHY等需要该特性的应用场合中具有灵活而广泛的应用。

背景技术

随着集成电路技术和工艺水平的不断发展，芯片上的晶体管以及器件尺寸越做越小，芯片的集成度越来越高，器件耐压值也随之降低。这些对需要使用大信号摆幅的电路提出了更高的要求，使得集成电路的驱动器电路的设计难度极大提高。尤其是进入28nm的工艺节点以后，普通IO器件的耐压由以前的3.3V降到1.8V，但某些应用如MIPI-DPHY对输出信号摆幅的要求并没有下降，同时随着高速接口工作的速度越来越高，驱动器电路的实现难度也越来越高。

驱动器电路在产生低速逻辑信号时扮演着至关重要的角色。传统的电路设计可以采用LDO产生满足摆幅要求的电压，在28nm工艺节点以前，由于电源可以接3.3V，因此要生成所需要的电压信号相对简单，但电源效率较低，大量的功耗浪费在LDO的功率管上，同时需要用较大的电容抑制电源纹波。在28nm以下尺寸的先进工艺下，由于只有1.8V耐压器件，该方案电源只能接1.8V，电路的输出摆幅只可以达到1.8V。在某些应用场合，如MIPI-DPHY中，根据设计可能需要1.2V电压逻辑信号，也需要达到10Mbps时，传统结构就显得比较浪费，尤其是先进纳米工艺下。因此，设计出具有更灵活更广泛应用的驱动器电路，对整个微电子的发展是非常有意义的。

发明内容

本发明的目的是解决现有技术的不足，提供一种输出摆幅可调的驱动器电路结构，该电路结构不需要LDO即能实现，同时能够达到10Mbps左右的中低速要求，该技术使得该电路在先进纳米工艺下具有更灵活更广泛的应用。

为了实现上述目的，本申请采用以下的技术方案。

首先，本发明提出一种输出摆幅可调的驱动器电路，包括反馈控制单元、第一NMOS管、第二PMOS管以及反相器，其中：

反馈控制单元的第一输入端作为驱动器电路的第一输入端；

反馈控制单元的第二输入端作为驱动器电路的第二输入端；

反馈控制单元的第三输入端与反相器的输入端互连；

反馈控制单元的第一输出端与第二PMOS管的栅极互连；

反馈控制单元的第二输出端、第二PMOS管的漏极以及第一NMOS管的漏极互连，作为所述驱动器电路的输出端；

反相器的输出端与第一NMOS管的栅极相连；

第二PMOS管的源极与电源互连；

第一NMOS管的源极与接地端互连。

进一步，所述反馈控制单元还包括NMOS管组、与所述的NMOS管组联接的PMOS管组以及与所述驱动器电路的输出端连接的至少一个电容。

进一步，所述的PMOS管组包括第三PMOS管、第六PMOS管、第七PMOS管、第八PMOS管；所述的NMOS管组包括第四NMOS管、第五NMOS管、第九NMOS管、第十NMOS管和第十一NMOS管。第三PMOS管的源极与电容一端相连，作为反馈控制单元的第二输出端；第三PMOS管的栅极作为反馈控制单元的第一输入端；第三PMOS管的漏极、第四NMOS管的漏极与栅极、以及第五NMOS管的栅极相连；第五NMOS管的漏极、第六PMOS管的漏极与栅极以及第七PMOS管的栅极相连；第七PMOS管的漏极、电容的另一端、第八PMOS管的漏极以及第九NMOS管的漏极相连，作为反馈控制单元的第一输出端；第八PMOS管的栅极与第九NMOS管的栅极相连，作为反馈控制单元的第三输入端；第九NMOS管的源极与第十NMOS管的漏极相连；第十NMOS管的栅极以及第十一NMOS管的栅极相连，作为反馈控制单元的第二输入端；第四NMOS管的源极、第五NMOS管的源极、第十NMOS管的源极以及第十一NMOS管的源极相连到接地端；第六PMOS管的源极、第七PMOS管的源极以及第八PMOS管的源极相连到电源。

在电路工作时，使电路的第三输入端输入低速数据信号。当第三输入端输入为低电平时，则反相器输出为高电平，反馈控制单元输出为高电平，从而第二PMOS管关闭而第一NMOS管导通，使驱动电路的输出为零。当第三输入端输出变高时，则反相器输出变低，反馈控制单元输出变低，从而第二PMOS管导通而第一NMOS管关闭，使驱动电路的输出升高。

其中，当所述的驱动电路输出电压达到基于第一输入端的电压加一个阈值电压时，反馈控制单元被配置成使第二PMOS管的栅极电压不再下拉，从而保证反相器输出不变成满摆幅输出。

在上面的方案中，本发明的驱动电路，不包括LDO电路。

根据本发明的技术方案，其具有以下的有益效果：由于本发明的驱动器电路不需要额外添加LDO，其优点在于电源能够支持1.8V，从而支持各种输出摆幅，而且不需要滤波电容抑制电源纹波，电路支持10Mbps左右的中低速控制数据传输，而且器件可以采用1.8V耐压器件实现，能够在28nm等先进制程下实现，因此该电路具有更灵活广泛的应用。

附图说明

下面通过参考附图并结合实例具体地描述本发明，本发明的优点和实现方式将会更加明显和清晰，其中附图所示内容仅用于对本发明的解释说明，而不构成对本发明的任何意义上的限制，在附图中：

图1为现有电路示意图。

图2为本发明的驱动电路的总体示意图。

图3为本发明的驱动电路一个具体实施例示意图。

具体实施方式

下文详细描述本质上仅是示例性的，并且不旨在限制本公开或其应用和用途。再者，前文的背景技术或下文具体实施方式中提出的任何原理均无意要构成约束。

附图不一定按比例绘制；一些特征可能被放大或缩小以便示出特定组件的细节。因此，本文所公开的具体结构和功能细节不应被解释为限制性的，而仅仅是作为用于教导本领域技术人员以多种方式利用本发明的代表性基础。下文描述中还可能使用某些术语仅是出于参考的目的，因此不旨在是限制性的。例如，可能使用诸如“第一”、“第二”、“第三”等的术语来描述单独的组件。此类术语可以包括上面具体提到的词语、其派生词和类似含义的词语。

如图2所示，本发明包含包括反馈控制单元U1、NMOS管M1、PMOS管M2以及反相器INV1。其连接关系如下：反馈控制单元U1的输入端vbn即为驱动器电路的输入端vbn；反馈控制单元U1的输入端ib即为驱动器电路的输入端ib；反馈控制单元U1的输入端vin与反相器INV1的输入端互连；反馈控制单元U1的输出端vgp与PMOS管M2的栅极互连；反馈控制单元U1的输出端vfb、PMOS管M2的漏极以及NMOS管M1的漏极互连，作为整个驱动器电路的输出vout；反相器INV1的输出端与NMOS管M1的栅极相连；PMOS管M2的源极与电源vdd互连；NMOS管M1的源极与地gnd互连。

所述电路在正常工作时，电路的输入vin为低速数据信号。当vin输入为低时，则反相器INV1输出为高，反馈控制单元输出为高，从而PMOS管M2关闭而NMOS管M1导通，输出为0。当vin输出变高时，则反相器INV1输出变低，反馈控制单元输出变低，从而PMOS管M2导通而NMOS管M1关闭，输出升高，当输出达到vbn加一个阈值电压时，反馈控制单元U1会使PMOS栅极电压vgp时不再下拉，从而保证反相器输出不会变成满摆幅输出。本发明的电路可以通过调节vbn的大小改变输出摆幅的大小，满足不同的应用要求。

本发明具体实施例如图3所示，本发明的具体实施例所述反馈控制单元U1包含NMOS管M4、M5、M9、M10、M11以及PMOS管M3、M6、M7、M8以及电容C1。其连接关系如下：PMOS管M3的源极与C1一端相连，作为反馈控制单元的输出端vfb；PMOS管M3的栅极作为反馈控制单元U1的输入端vbn；PMOS管M3漏极、NMOS管M4的漏极与栅极以及NMOS管M5的栅极相连；NMOS管M5的漏极、PMOS管M6的漏极与栅极以及PMOS管M7的栅极相连；PMOS管M7的漏极、C1的其中一端、PMOS管M8的漏极以及NMOS管M9的漏极相连，作为反馈控制单元U1的输出端vgp；PMOS管M8的栅极与NMOS管M9的栅极相连，作为反馈控制单元U1的输入端vin；NMOS管M9的源极与NMOS管M10的漏极相连；NMOS管M10的栅极以及NMOS管M11的漏极和栅极相连，作为反馈控制单元U1的输入端ib；NMOS管M4的源极、NMOS管M5的源极、NMOS管M10的源极以及NMOS管M11的源极相连到地gnd上；PMOS管M6的源极、PMOS管M7的源极以及PMOS管M8的源极相连到电源vdd上。

所述电路正常工作时，当vin变高时，vout会经历由低到高的变化过程。当vout在上拉过程中，当电压达到vbn加一个阈值电压的时候，PMOS管M3导通并产生一个与输出电压相关的电流，vout越大则电流越大。电流经过NMOS管M4与NMOS管M5的电流镜像后再经过PMOS管M6与PMOS管M7的电流镜像，最后传到控制PMOS管M2的栅极vgp上。因此，若vgp下降，则vout上升并导致PMOS管M7的电流增大，从而阻止vgp继续下降；若vgp上升，则vout下降并导致PMOS管M7的电流减少，从而阻止vgp继续上升。C1作为环路的补偿电容保证反馈环路稳定性，电路达到稳定状态时，PMOS管M7的电流等于NMOS管M11与NMOS管M10组成的电流镜像产生的电流。因此，可以通过控制偏置电流ib的大小和偏置电压vbn的大小实现输出摆幅的调节。当vin变低时，vout会经历由高到低的变化过程。由于vin变低，NMOS管M10会完全截止，PMOS管M8导通导致vgp拉高到vdd；此时由于NMOS管M10的截止，反馈环路失效，vout不会被反馈环路影响。同时，经过反相器INV1则会使NMOS管M1栅极变高，因此NMOS管M1导通，PMOS管M2截止，vout会被下拉到0。

与传统的驱动电路相比，本发明的电路不需要额外增加LDO电路，同时该电路摆幅可调，能用于低速数据传输应用，而且能够在28nm等先进工艺制程下实现，使得电路更灵活广泛。

应强调的是，可以对本文描述的实施方案实施多种变化和修改，其要件应理解为可接受的示例。所有此类修改和变化旨在本文中包含在本公开的范围内并且受到所附权利要求的保护。而且，本文描述的步骤中任一步骤可以同时执行或以不同于在本文的排序的这些步骤的次序来执行。而且，正如应该显见到的，本文所公开的具体实施方案的特征和属性可以按不同的方式进行组合以形成附加的实施方案，所有这些实施方案均落在本公开的范围内。

Claims (6)

1.一种输出摆幅可调的驱动器电路，包括反馈控制单元（U1）、第一NMOS管（M1）、第二PMOS管（M2）以及反相器（INV1），其特征在于：

反馈控制单元（U1）的第一输入端（vbn）作为驱动器电路的第一输入端；

反馈控制单元（U1）的第二输入端（ib）作为驱动器电路的第二输入端；

反馈控制单元（U1）的第三输入端（vin）与反相器（INV1）的输入端互连；

反馈控制单元（U1）的第一输出端（vgp）与第二PMOS管（M2）的栅极互连；

反馈控制单元（U1）的第二输出端（vfb）、第二PMOS管（M2）的漏极以及第一NMOS管（M1）的漏极互连，作为所述驱动器电路的输出端；

反相器（INV1）的输出端与第一NMOS管（M1）的栅极相连；

第二PMOS管（M2）的源极与电源（vdd）互连；

第一NMOS管（M1）的源极与接地端（gnd）互连。

2.根据权利要求1所述的驱动器电路，其特征在于，所述反馈控制单元（U1）还包括NMOS管组（M4、M5、M9、M10、M11）、与所述的NMOS管组联接的PMOS管组（M3、M6、M7、M8）以及与所述驱动器电路的输出端连接的至少一个电容（C1）。

3.根据权利要求2所述的驱动器电路，其特征在于，

所述的PMOS管组包括第三PMOS管（M3）、第六PMOS管（M6）、第七PMOS管（M7）、第八PMOS管（M8）；

所述的NMOS管组包括第四NMOS管（M4）、第五NMOS管（M5）、第九NMOS管（M9）、第十NMOS管（M10）和第十一NMOS管（M11）；

其中：

第三PMOS管（M3）的源极与电容（C1）一端相连，作为反馈控制单元（U1）的第二输出端（vfb）；

第三PMOS管（M3）的栅极作为反馈控制单元（U1）的第一输入端（vbn）；

第三PMOS管（M3）的漏极、第四NMOS管（M4）的漏极与栅极、以及第五NMOS管（M5）的栅极相连；

第五NMOS管（M5）的漏极、第六PMOS管（M6）的漏极与栅极以及第七PMOS管（M7）的栅极相连；

第七PMOS管（M7）的漏极、电容（C1）的另一端、第八PMOS管（M8）的漏极以及第九NMOS管（M9）的漏极相连，作为反馈控制单元（U1）的第一输出端（vgp）；

第八PMOS管（M8）的栅极与第九NMOS管（M9）的栅极相连，作为反馈控制单元（U1）的第三输入端（vin）；

第九NMOS管（M9）的源极与第十NMOS管（M10）的漏极相连；

第十NMOS管（M10）的栅极以及第十一NMOS管（M11）的栅极相连，作为反馈控制单元（U1）的第二输入端（ib）；

第四NMOS管（M4）的源极、第五NMOS管（M5）的源极、第十NMOS管（M10）的源极以及第十一NMOS管（M11）的源极相连到接地端（gnd）；

第六PMOS管（M6）的源极、第七PMOS管（M7）的源极以及第八PMOS管（M8）的源极相连到电源（vdd）。

4.根据权利要求1所述的驱动器电路，其特征在于，在电路工作时，使电路的第三输入端（vin）输入低速数据信号，其中：

当第三输入端（vin）输入为低电平时，则反相器（INV1）输出为高电平，反馈控制单元输出为高电平，从而第二PMOS管（M2）关闭而第一NMOS管（M1）导通，使驱动器电路的输出为零；

当第三输入端（vin）输出变高时，则反相器（INV1）输出变低，反馈控制单元输出变低，从而第二PMOS管（M2）导通而第一NMOS管（M1）关闭，使驱动器电路的输出升高。

5.根据权利要求4所述的驱动器电路，其特征在于，

当所述驱动器电路输出电压达到基于第一输入端（vbn）电压加一个阈值电压时，反馈控制单元（U1）被配置成使第二PMOS管（M2）的栅极电压不再下拉，从而保证反相器输出不变成满摆幅输出。

6.根据权利要求1所述的驱动器电路，其特征在于，不包括LDO电路。