CN110364447A - 半导体工艺的关键尺寸的监测结构及监测方法 - Google Patents
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Abstract
本发明涉及一种半导体工艺的关键尺寸的监测结构及监测方法。所述测试结构包括：第一测试件，具有第一宽度、第一长度和第一电学参数；第二测试件，包括至少一个测试条，所述测试条具有第二宽度和第二长度，所述第二测试件具有第二电学参数，其中，第二宽度远小于所述第一宽度、第一长度、第二长度，所述第二宽度的设计尺寸为所述半导体工艺的关键尺寸，根据第一测试件的第一电学参数、第一宽度、第一长度以及所述第二测试件的第二电学参数、第二长度来监测所述第二宽度的实际尺寸，通过将所述第二宽度的实际尺寸与所述第二宽度的设计尺寸相比来判断所述半导体工艺的关键尺寸是否发生变化。通过所述结构和方法绝大部分关键层次的CD都可以监控。
Description
技术领域
本发明涉及半导体领域，具体地，本发明涉及一种半导体工艺中半导体工艺的关键尺寸的监测结构及监测方法。
背景技术
集成电路制造技术是一个复杂的工艺，技术更新很快。表征集成电路制造技术的一个关键参数为最小特征尺寸，即关键尺寸(critical dimension，CD)，关键尺寸的大小从最初的125微米发展到现在的0.13微米，甚至更小，正是由于关键尺寸的减小才使得每个芯片上设置百万个器件成为可能。
目前产品讲求轻薄短小，IC体积越来越小、功能越来越强、脚数越来越多，为了降低芯片封装所占的面积与改善IC效能，现阶段覆晶(Flip Chip)方式封装普遍被应用于绘图芯片、芯片组、存储器及CPU等。上述高阶封装方式单价高昂，如果能在封装前进行芯片测试，发现有不良品存在晶圆当中，即进行标记，直到后段封装制程前将这些标记的不良品舍弃，可省下不必要的封装成本。
现有技术中针对晶圆测试的方法包括多种，其中最常用的方法为晶圆可接受测试(wafer acceptance test，WAT)，所述WAT方法是针对专门测试图形(test key)进行测试通过电参数来判断各步工艺是否正常和稳定。
为了提高器件的可靠性和性能，在器件制备过程中WAT测试，例如在器件关键步骤中都会在线(Inline)量测形成的图案或者元件的关键尺寸(CD)，但每个层一般都只能测试部分元件或区域，例如1-2片膜层，实际工艺步骤是复杂的，而且片和片之间的也可能存在比较大的差异，特别对一些非常关键的层次，如有源区/栅极层(gate,GT)等，会直接影响器件的特性，当前还没有一个合适的测试图形(test key)来直接在线监测(monitor Inline)关键尺寸的波动，用监测关键尺寸的测试图形(test key)再结合器件的特性可以很快锁定在线关键尺寸是否产生偏差。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
本发明提供了一种半导体工艺的关键尺寸的监测结构，所述监测结构包括：
所述监测结构包括：
第一测试件，具有第一宽度、第一长度和第一电学参数；
第二测试件，包括至少一个测试条，所述测试条具有第二宽度和第二长度，所述第二测试件具有第二电学参数，其中，所述第二宽度远小于所述第一宽度、第一长度、第二长度，所述第二宽度的设计尺寸为所述半导体工艺的关键尺寸，根据所述第一测试件的第一电学参数、第一宽度、第一长度以及所述第二测试件的第二电学参数、第二长度来监测所述第二宽度的实际尺寸，通过将所述第二宽度的实际尺寸与所述第二宽度的设计尺寸相比来判断所述半导体工艺的关键尺寸是否发生变化。
可选地，所述第一测试件的厚度与所述第二测试件的厚度相同。
可选地，所述第二测试件包括彼此相互平行设置的若干所述测试条，若干所述测试条相互间隔设置。
可选地，所述第一测试件包括呈长方体结构的电阻条，所述第二测试件包括呈长方体结构的电阻条；
所述第一测试件和所述第二测试件的材料均包括经掺杂的多晶硅。
可选地，所述第一测试件包括：
基底；
第一栅极结构，位于所述基底上，以作为所述第一测试件的第一极板；
第一掺杂区，位于所述第一栅极结构两侧的所述基底中，所述第一掺杂区与所述第一栅极结构下方的所述基底一起作为所述第一测试件的第二极板；
其中，所述第一极板和所述第二极板重叠部分具有所述第一宽度和所述第一长度；
第一栅极介电层，位于所述基底和所述第一栅极结构之间，作为所述第一测试件的介电质，以与所述第一极板和所述第二极板共同形成第一电容器。
可选地，所述第二测试件包括：
第二栅极结构，位于所述基底上，以作为所述第二测试件的第一极板，其中，所述第二栅极结构包括若干彼此相互间隔设置的所述测试条以及连接若干所述测试条的每一端的连接件；
第二掺杂区，位于所述第二栅极结构两侧的所述基底中，所述第二掺杂区与所述第二栅极结构下方的所述基底一起作为所述第二测试件的第二极板，其中，所述测试条在所述连接件延伸方向上具有所述第二宽度，在所述测试条延伸方向上所述第一极板和所述第二极板重叠部分具有所述第二长度；
第二栅极介电层，位于所述基底和所述第二栅极结构之间，作为所述第二测试件的介电质，以与所述第二测试件的所述第一极板和所述第二极板共同形成第二电容器。
可选地，所述第二测试件包括：
第二栅极结构，位于所述基底上，以作为所述第二测试件的第一极板；
第二掺杂区，位于所述第二栅极结构两侧的所述基底中，所述第二掺杂区与所述第二栅极结构下方的所述基底一起作为所述第二测试件的第二极板，其中，所述第二掺杂区包括若干彼此相互间隔设置的测试条以及连接所述测试条的每一端的连接件，所述测试条具有所述第二宽度，在所述测试条延伸方向上所述第一极板和所述第二极板重叠部分具有所述第二长度；
第二栅极介电层，位于所述基底和所述第二栅极结构之间，作为所述第二测试件的介电质，以与所述第二测试件的所述第一极板和第二极板共同形成第二电容器。
可选地，所述第二栅极结构包括若干彼此相互间隔设置的所述测试条以及连接若干所述测试条的每一端的连接件。
可选地，所述第二掺杂区包括若干彼此相互间隔设置的测试条以及连接所述测试条的每一端的连接件。
可选地，所述第一测试件包括第三掺杂区，所述第三掺杂区位于所述第一测试件的所述第一电容器的一侧；
所述第二测试件包括第四掺杂区，所述第四掺杂区位于所述第二电容器的一侧。
可选地，在所述第一测试件中，所述第一掺杂区以及所述第三掺杂区均接地，所述第一栅极结构接高电位；
在所述第二测试件中，所述第二掺杂区以及所述第四掺杂区均接地，所述第二栅极结构接高电位。
本发明提供了一种基于半导体工艺的关键尺寸的监测结构的监测方法，包括以下步骤：
步骤S1，测试第一测试件的第一电学参数，所述第一测试件具有第一宽度、第一长度；
步骤S2，测试第二测试件的第二电学参数，所述第二测试件包括至少一个测试条，所述测试条具有第二宽度和第二长度，其中，所述第二宽度远小于所述第一宽度、第一长度、第二长度，所述第二宽度的设计尺寸为所述半导体工艺的关键尺寸；
步骤S3，根据所述第一测试件的第一电学参数、第一宽度、第一长度以及所述第二测试件的第二电学参数、第二长度来监测所述第二宽度的实际尺寸；
步骤S4，通过将所述第二宽度的实际尺寸与所述第二宽度的设计尺寸相比来判断所述半导体工艺的关键尺寸是否发生变化。
可选地，所述步骤S1中，所述第一测试件的第一电学参数为方块电阻R1，所述第一测试件为多晶硅电阻条，所述第一测试件的第一长度为L1，第一宽度为W1，所述第一测试件的单位方块电阻为：R1/(L1/W1)；
所述步骤S2中，所述第二测试件的第二电学参数为方块电阻R2，所述第二测试件为多晶硅电阻条，所述测试条的第二长度为L2，所述第二宽度的实际尺寸为W2，所述第二测试件的单位方块电阻为R2/(L2/W2)；
所述步骤S3中，根据所述第一测试件的单位方块电阻与所述第二测试件的单位方块电阻相同，计算所述第二宽度的实际尺寸W2，W2＝R1×W1×L2/(L1×R2)；
所述步骤S4中，将所述第二宽度的实际尺寸W2与所述第二宽度的设计尺寸相比来判断所述半导体工艺的关键尺寸是否发生变化。
可选地，所述步骤S1中，所述第一测试件的第一电学参数为电容C1，所述第一测试件为第一电容器，所述第一电容器包括：
基底；
第一栅极结构，位于所述基底上，以作为所述第一测试件的第一极板；
第一掺杂区，位于所述第一栅极结构两侧的所述基底中，所述第一掺杂区与所述第一栅极结构下方的所述基底一起作为所述第一测试件的第二极板，其中，所述第一极板和所述第二极板重叠部分具有所述第一宽度和所述第一长度；
第一栅极介电层，位于所述基底和所述第一栅极结构之间，作为所述第一测试件的介电质，以与所述第一极板和所述第二极板共同形成第一电容器；所述第一测试件的第一掺杂区和第一栅极结构重叠部分具有所述第一宽度W1和第一长度L1，所述第一测试件的第一电容器的电容C1＝L1×W1×K，其中，K为常数；
所述步骤S2中，所述第二测试件的第二电学参数为电容C2，所述第二测试件为第二电容器，所述第二电容器包括：
第二栅极结构，位于所述基底上，以作为所述第二测试件的第一极板，其中，所述第二栅极结构包括至少一个所述测试条；
第二掺杂区，位于所述第二栅极结构两侧的所述基底中，所述第二掺杂区与所述第二栅极结构下方的所述基底一起作为所述第二测试件的第二极板，其中，所述测试条在所述第二栅极结构延伸方向上具有所述第二宽度，在所述测试条延伸方向上所述第一极板和所述第二极板重叠部分具有所述第二长度；
第二栅极介电层，位于所述基底和所述第二栅极结构之间，作为所述第二测试件的介电质，以与所述第二测试件的所述第一极板和所述第二极板共同形成第二电容器，所述第二测试件的所述测试条的所述第二宽度为W2，所述第二测试件的第一极板和第二极板重叠部分的尺寸为第二长度L2，所述第二测试件中第二电容器的电容C2＝L2×W2×n2×K，其中，K为常数,n2为所述测试条的数目；
所述步骤S3中，根据K的数值相同，计算所述第二宽度的实际尺寸为W2＝(C2×L1×W1)/(C1×L2×n2)；
所述步骤S4中，将所述第二宽度的实际尺寸W2与所述第二宽度的设计尺寸相比来判断所述半导体工艺的关键尺寸是否发生变化。
可选地，所述步骤S1中，所述第一测试件的第一电学参数为电容C1，所述第一测试件为第一电容器，所述第一电容器包括：
基底；
第一栅极结构，位于所述基底上，以作为所述第一测试件的第一极板；
第一掺杂区，位于所述第一栅极结构两侧的所述基底中，所述第一掺杂区与所述第一栅极结构下方的所述基底一起作为所述第一测试件的第二极板，其中，所述第一极板和所述第二极板重叠部分具有所述第一宽度和所述第一长度；
第一栅极介电层，位于所述基底和所述第一栅极结构之间，作为所述第一测试件的介电质，以与所述第一极板和所述第二极板共同形成第一电容器；所述第一测试件的第一掺杂区和第一栅极结构重叠部分具有所述第一宽度W1和第一长度L1，所述第一测试件的第一电容器的电容C1＝L1×W1×K，其中，K为常数；
所述步骤S2中，所述第二测试件的第二电学参数为电容C2，所述第二测试件为第二电容器，所述第二电容器包括：
第二栅极结构，位于所述基底上方，以作为所述第二测试件的第一极板；
第二掺杂区，位于所述第二栅极结构下方的所述基底中，所述第二掺杂区与所述第二栅极结构下方的所述基底一起作为所述第二测试件的第二极板，其中，所述第二掺杂区包括至少一个所述测试条，所述测试条具有所述第二宽度，在所述测试条延伸方向上所述第一极板和所述第二极板重叠部分具有所述第二长度；
第二栅极介电层，位于所述基底和所述第二栅极结构之间，作为所述第二测试件的介电质，以与所述第二测试件的所述第一极板和第二极板共同形成第二电容器，所述第二测试件的所述测试条的所述第二宽度为W2，所述第二测试件的第一极板和第二极板重叠部分的尺寸为第二长度L2，所述第二测试件中第二电容器的电容C2＝L2×W2×n2×K，其中，K为常数,n2为所述测试条的数目；
所述步骤S3中，根据K的数值相同，计算所述第二宽度的实际尺寸为W2＝(C2×L1×W1)/(C1×L2×n2)；
所述步骤S4中，将所述第二宽度的实际尺寸W2与所述第二宽度的设计尺寸相比来判断所述半导体工艺的关键尺寸是否发生变化。
可选地，所述步骤S1中，将所述第一测试件中的所述第一掺杂区以及第三掺杂区均接地，将所述第一栅极结构接高电位，以测量所述第一电容器的电容，所述第一测试件的第三掺杂区位于所述第一测试件的所述第一电容器的一侧；
所述步骤S2中，将所述第二测试件中的所述第二极板以及第四掺杂区均接地，将所述第一极板接高电位，以测量所述第二电容器的电容，所述第二测试件的第四掺杂区位于所述第二电容器的一侧。
本发明提供了一种半导体工艺的关键尺寸的监测结构及方法，在所述监测结构中，通过在监测结构中设置受工艺影响比较小、尺寸较大的第一测试件作为参照，同时选择尺寸较小的第二测试件来监控线上工艺变化，例如通过电阻或电容的变化监控工艺上CD变化，通过所述结构和方法线上绝大部分关键层次的CD都是可以监控的，进一步提高了监控CD变化的效率和精确度，而且进一步提高了器件的性能和良率。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的装置及原理。在附图中，
图1为本发明监测方法的工艺流程图；
图2A-2C为本发明一实施例中监测结构的结构示意图；
图3为本发明一实施例中测试电阻条电阻的结构示意图；
图4A-4C为本发明另二实施例中监测结构的结构示意图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
目前工艺中没有合适的监测结构(test key)用来监控(monitor)工艺上的关键尺寸(CD)波动，一些工艺上的异常不能被及时发现，给分析问题带来了难度，因此需要设计一种监测结构可以用来监控关键步骤的CD(如有源区TO，多晶硅Poly和金属层Metal等)，可以及时发现工艺异常，分析问题和解决问题的效率将大大增加。
基于上述论述，本发明提供了一种半导体工艺的关键尺寸的监测结构，所述监测结构包括：
第一测试件，具有第一宽度、第一长度和第一电学参数；
第二测试件，包括至少一个测试条，所述测试条具有第二宽度和第二长度，所述第二测试件具有第二电学参数，其中，所述第二宽度远小于所述第一宽度、第一长度、第二长度，所述第二宽度的设计尺寸为所述半导体工艺的关键尺寸，根据所述第一测试件的第一电学参数、第一宽度、第一长度以及所述第二测试件的第二电学参数、第二长度来监测所述第二宽度的实际尺寸，通过将所述第二宽度的实际尺寸与所述第二宽度的设计尺寸相比来判断所述半导体工艺的关键尺寸是否发生变化。
在所述监测结构中，其中所述第一测试件的尺寸较大，在器件制备过程中受到工艺步骤的影响较小，因此所述第一测试件的电学参数也不会受到关键尺寸变化的影响，可以在测试过程中作为参照，而第二测试件的宽度较小，受工艺步骤的影响较大，一旦发生变化，其电学参数也会受到很大的影响，因此将所述第一测试件和所述第二测试件结合起来，通过电学参数的变化来监控线上工艺变化，例如通过电阻或电容的变化监控工艺上CD变化，通过用这种方法线上绝大部分关键层次的CD都是可以监控的，进一步提高了监控CD变化的效率和精确度，而且进一步提高了器件的性能和良率。
本发明还提供了一种监测方法，包括以下步骤，如图1所示：
步骤S1，测试第一测试件的第一电学参数，所述第一测试件具有第一宽度、第一长度；
步骤S2，测试第二测试件的第二电学参数，所述第二测试件包括至少一个测试条，所述测试条具有第二宽度和第二长度，其中，所述第二宽度远小于所述第一宽度、第一长度、第二长度，所述第二宽度的设计尺寸为所述半导体工艺的关键尺寸；
步骤S3，根据所述第一测试件的第一电学参数、第一宽度、第一长度以及所述第二测试件的第二电学参数、第二长度来监测所述第二宽度的实际尺寸；
步骤S4，通过将所述第二宽度的实际尺寸与所述第二宽度的设计尺寸相比来判断所述半导体工艺的关键尺寸是否发生变化。
所述电学参数可以包括电阻、电容等，在下面的实施例中分别就根据电阻和电容的变化监控工艺上CD变化的监测结构和监测方法做详细的说明。
实施例一
本发明为了解决现有技术中存在的问题，提供了一种半导体工艺的关键尺寸的监测结构，下面结合附图对所述监测结构作进一步的说明。其中，图2A-2C为该实施例中所述监测结构的结构示意图。
具体地，在该实施例中通过电阻的变化对关键尺寸进行监控，其中，电阻的大小和材料有关、和长度有关、和界面的大小有关，在半导体中有多晶硅(Poly)电阻，扩散(Diff)电阻和金属(Metal)电阻等，在该实施例中以多晶硅(Poly)电阻的形成过程为例进行说明：
首先提供基底，在所述基底上沉积一层多晶硅，然后通过光刻和腐蚀把条状的多晶硅电阻图形刻蚀出来，然后再通过掺杂和退火形成所要求的电阻，多晶硅电阻的大小和多晶硅的厚度、长度和宽度有关，如果多晶硅的厚度已经确定的情况下，多晶硅电阻与长度和宽度相关，如果已知多晶硅的电阻值和长度，就可以算出对应的宽度，也就是说通过测试多晶硅的电阻和一些已知尺寸，可以把多晶硅的宽度推算出来，将这个宽度和版图(Layout)的宽比较，看是否出现异常。
其中，所述多晶硅的沉积和腐蚀可以选用本领域常用的各种工艺，在此不再赘述。
如图2A所示，其中第一测试件为第一电阻条101，其中，所述第一电阻条101具有的第一长度为L1，第一宽度为W1。
可选地，设计一个比较宽的第一电阻条101(比如10um或以上)，宽条的第一电阻条101的关键尺寸不容易受工艺影响，更具有参考性，以在监测结构中作为参照，当所述第一电阻条101的所述第一长度为L1，第一宽度为W1时，总的方块电阻为R1，那么单位方块电阻为：R1/(L1/W1)。
如图2B所示，第二测试件为第二电阻条102，其中，所述第二电阻条的长度为L2，所述第二电阻条102的宽度为W2。
可选地，所述第二电阻条的长度与所述第一电阻条101的长度相同，以更好的对所述第二宽度的变化进行比较，所述W2远小于所述第一电阻条101的第一宽度W1，正因为所述第二宽度W2的关键尺寸很小，很容易受到工艺变化的影响，进而影响其电阻值。例如在本发明的一实施例中所述第二宽度W2按最小设计规则设定，当所述第二测试件的第二长度为L2，第二宽度为W2时，所述第二电阻条总的方块电阻为R2，那么单位方块电阻为：R2/(L2/W2)。在该实施例中设置单根(ISO)第二测试件。
例如在本发明的一个实施例中，所述第一测试件中第一电阻条(宽条)101的第一宽度为30um或10um或5um，所述第二电阻条(窄条)的第二宽度为0.13um，所述第一电阻条101的第一长度为100um，所述第二电阻条的第二长度为100um，所述第一长度和所述第二长度也可以不同，其中，第二电阻条宽度较小，受工艺波动影响较大较明显，通过监控第二宽度的变化可获知工艺的波动，其他长度宽度较大，受工艺波动影响较小，设计值可直接作为实际值。
作为替代性实施例，所述测试条还可以同时设置单根(ISO)和/或多根(Dense)第二电阻条。如图2C所示，在所述第二测试件中设置若干相互间隔的第二电阻条102，其中所述若干第二电阻条相互平行设置并且形状完全相同，不管是单根设置还是多根设置的第二电阻条，其测试原理是相同的。
可选地，其中，所述第一测试件和所述第二测试件可以在同一工艺中同时形成，由此所述第一测试件和所述第二测试件的厚度基本相同，膜的厚度等差异是比较小的，可以消除第一测试件和第二测试件之间厚度差异造成的影响，就能保证单位方块电阻也相同。
其中，在本发明中所述第一测试件和所述第二测试件的形状为长方体结构，其在基底上的投影为长方形，如图2A-2C所示，但是需要说明的是所述第一测试件和所述第二测试件的形状并不局限于所述长方体，还可以为柱形、锥形等等其他形状。
在测试中，所述监测方法包括：
步骤S1，测试第一测试件的第一电学参数，所述第一测试件的第一电学参数为方块电阻R1，所述第一测试件的第一长度为L1，第一宽度为W1，所述第一测试件的单位方块电阻为：R1/(L1/W1)；
步骤S2，测试第二测试件的第二电学参数，所述第二测试件的第二电学参数为方块电阻R2，所述测试条的第二长度为L2，所述第二宽度的实际尺寸为W2，所述第二测试件的单位方块电阻为R2/(L2/W2)；
步骤S3，根据所述第一测试件的单位方块电阻与所述第二测试件的单位方块电阻相同，计算所述第二宽度的实际尺寸W2，W2＝R1×W1×L2/(L1×R2)；
步骤S4，将所述第二宽度的实际尺寸W2与所述第二宽度的设计尺寸相比来判断所述半导体工艺的关键尺寸是否发生变化。
其中，所述方块电阻的监测方法可以采用四端法，如图3所示，以第二电阻条102的电阻测量为例，其中，所述四端法是指A-D四端，其中第二电阻条102中L长度是要监控的电阻体，测试时在A、B两端通固定的电流为I，在另外2端即C、D端测试L上下对应电压差，其中在C、D端没有电流，所以四端法就可以把电阻条真正电阻体的部分测试的很精确，如果用两端法不可避免会包含(或包括)电阻体两端的引线电阻，测试设备的探针的寄生电阻等，四端法只包含电阻体部分电阻，引线和两端外的其它电阻(还有接触)不会对测试结果有任何影响，因此测量结果更加准确。
具体地，因为同一环境下单位方块电阻相同，根据第一测试件和第二测试件的单位方块电阻相同，下面的等式成立：R1/(L1/W1)＝R2/(L2/W2)，可以算出W2＝R1·W1·L2/(L1·R2)，在理论上W2和版图设计的CD相同，但由于工艺上的差异，W2可能低于或者高于版图设计的CD，根据W2的变化可以在工艺上分析可能的原因，另外根据单根(ISO)和多根(Dense)的W2值，可以得出工艺对单根(ISO)和多根(Dense)的CD影响。
本发明提供了一种半导体工艺的关键尺寸的监测结构及方法，在所述监测结构中，通过在监测结构中设置受工艺影响比较小的尺寸较大的第一测试件作为参照，同时选择尺寸较小的第二测试件来监控线上工艺变化，例如通过电阻的变化监控工艺上CD变化，通过所述用这种方法线上绝大部分关键层次的CD都是可以监控的，进一步提高了CD变化的效率和精确度，而且进一步提高了器件的性能和良率。
本发明为了解决现有技术中存在的问题，提供了一种半导体工艺的关键尺寸的监测结构，实施例一中的示例为通过电阻的变化监控工艺上CD变化，下述的实施例二和实施例三是通过电容的变化对所述关键尺寸进行监控。
在集成电路中，可以用半导体材料，如多晶硅(Poly)和衬底构成MOS电容器，电容的大小主要取决于多晶硅(Poly)面积和栅极介电层(GOX)的厚度，假设栅极介电层(GOX)的厚度一定，电容的大小由多晶硅(Poly)的面积来确定，在多晶硅(Poly)长度已知的情况下电容仅仅由多晶硅(Poly)的宽度来确定，从另外一个角度讲，如果已经知道了MOS电容的大小，也可以算出多晶硅(Poly)的宽度，在该实施例中可以用MOS的电容来监控在线有源区或者多晶硅(Poly)CD的变化，用WAT的监测结构监测在线CD的波动。
为了测试更精确，设计一组监测结构来进行测试(大面积和指状(finger)或条状两种结构)，如果要测试多晶硅CD的大小，多晶硅需要设计成条状，这时掺杂区(有源区)为大面积图案，如果要测试掺杂区(有源区)CD的大小，掺杂区(有源区)需要设计成条状，这时多晶硅为大面积图案。
实施例二
下面结合附图4A-4B对本发明基于电容的监测结构进行说明。
首先，如图4A所示，第一测试件包括：
基底；
第一栅极结构204，位于所述基底上，以作为所述第一测试件的第一极板；
第一掺杂区203，位于所述第一栅极结构两侧的所述基底中，所述第一掺杂区与所述第一栅极结构下方的所述基底一起作为所述第一测试件的第二极板，其中，所述第一极板和所述第二极板重叠部分具有所述第一宽度和所述第一长度；
第一栅极介电层，位于所述基底和所述第一栅极结构之间，作为所述第一测试件的介电质，以与所述第一极板和所述第二极板共同形成第一电容器。
其中，所述第一掺杂区具有所述第一宽度W1，所述第一栅极结构具有第一长度L1，即所述第一极板和所述第二极板重叠部分具有所述第一宽度W1和第一长度L1。所述第一宽度W1和所述第一长度L1受工艺波动影响较小，设计值可直接作为实际值。
可选地，基底可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。
如图4A所示，可选地，所述监测结构还包括：
阱区，位于所述基底中，所述第一掺杂区和所述第一栅极结构均位于所述阱区中。
所述第一掺杂区之间、所述第一栅极结构下方的基底为所述阱区的一部分，所述第一掺杂区的掺杂类型与所述阱区掺杂类型不同。
其中，在本发明中所述第一掺杂区即为有源区，用于形成监测结构中栅极结构的源漏。
所述第一测试件包括第三掺杂区202，所述第一测试件的第三掺杂区位于所述第一测试件的所述第一掺杂区的一侧，例如位于所述整个第一电容器的一侧。所述第一掺杂区和所述第三掺杂区202相互间隔设置，例如通过浅沟槽隔离结构进行隔离。
在所述第一测试件中，所述第一栅极结构作为第一极板、所述第一掺杂区结合所述第一栅极结构下方的所述基底作为第二极板，所述第一极板和所述第二极板之间的第一栅极介电层作为介电质，由此形成第一电容器，在该所述第一电容器中，所述第一极板和所述第二极板均采用面积较大的平面板状结构，因此关键尺寸不容易受工艺影响，其电容值更具有参考性，以在监测结构中作为参照。
在该实施例中，如图4B所示，所述第二测试件包括：
第二栅极结构204′，位于所述基底上，以作为所述第二测试件的第一极板，其中，所述第二栅极结构包括至少一个所述测试条，例如所述第二栅极结构包含一个测试条或者所述第二栅极结构包含若干彼此相互间隔设置的所述测试条以及连接若干所述测试条的每一端的连接件；
第二掺杂区，位于所述第二栅极结构两侧的所述基底中，所述第二掺杂区与所述第二栅极结构下方的所述基底一起作为所述第二测试件的第二极板，其中所述测试条在所述连接件延伸方向上具有所述第二宽度，在所述测试条延伸方向上所述第一极板和所述第二极板重叠部分具有所述第二长度；
第二栅极介电层，位于所述基底和所述第二栅极结构之间，作为所述第二测试件的介电质，以与所述第二测试件的所述第一极板和所述第二极板共同形成第二电容器。
如图4B所示，所述第二栅极结构包括若干相互间隔设置的测试条以及连接所述测试条的每一端的连接件，所述测试条在所述连接件延伸方向上具有所述第二宽度W2，在所述测试条延伸方向上所述第一极板和所述第二极板重叠的尺寸为所述第二长度L2，其中，所述测试条的延伸方向与所述第二掺杂区的延伸方向垂直；
第二栅极介电层，位于所述基底和所述第二栅极结构之间，以作为所述第二测试件的介电质，以与所述第一极板和所述第二极板形成第二电容器。
可选地，所述若干相互间隔设置的测试条相互平行设置并且之间的间隙相等。
其中，所述第二掺杂区203′位于所述第二栅极结构的两侧，因此当所述第二栅结构为多个彼此相互间隔的测试条时，所述第二掺杂区和所述第二栅极结构下方的所述基底相互间隔交替设置，进而形成所述第二测试件的第二极板。其中，所述第二掺杂区即为有源区，用于形成监测结构中栅极结构的源漏。
所述第二测试件包括第四掺杂区202′，所述第二测试件的第四掺杂区位于所述第二测试件的所述第二掺杂区的一侧，例如位于最外端的所述第二掺杂区的一侧，并且所述第二掺杂区和所述第四掺杂区相互间隔设置，例如通过浅沟槽隔离结构相互隔离。
可选地，所述第二掺杂区以及第四掺杂区均位于另外的一个阱区内，所述第二掺杂区的掺杂类型与所述阱区掺杂类型不同，第四掺杂区的掺杂类型与所述阱区掺杂类型相同。
在本发明的一个具体实施方式中，在所述基底中形成有P阱，在所述P阱上形成有所述第一栅极介电层、所述第一栅极结构、所述第一掺杂区以及所述第三掺杂区，其中所述第一掺杂区为N+掺杂，进而作为所述第一栅极结构的源漏区，所述第三掺杂区为P+掺杂。
可选地，在另外的一个P阱上形成有所述第二栅极介电层、所述第二栅极结构、所述第二掺杂区以及所述第四掺杂区，其中所述第二掺杂区为N+掺杂，进而作为所述第二栅极结构的源漏区,所述第四掺杂区为P+掺杂。
在所述第二测试件中，所述第二栅极结构作为第一极板、所述第二掺杂区和所述第二栅极结构下方的所述基底结合起来作为第二极板，所述基底和所述第二栅极结构之间的第二栅极介电层作为介电质，由此形成第二电容器，在该所述第二电容器中，所述测试条的宽度较小，受工艺波动影响较大较明显，通过监控第二宽度的变化可获知工艺的波动。
在测试中，所述监测方法包括：
步骤S1，测试第一测试件的第一电学参数，所述第一测试件的第一电学参数为第一电容器的电容C1，所述第一测试件的第一掺杂区和所述第一栅极结构重叠部分具有所述第一宽度W1和第一长度L1，所述第一测试件的第一电容器的电容C1＝L1×W1×K，其中，K为常数；
步骤S2，测试第二测试件的第二电学参数，所述第二测试件的第二电学参数为第二电容器的电容C2，所述第二测试件的所述测试条的所述第二宽度为W2，所述第二测试件的所述第一极板和所述第二极板重叠部分的尺寸为第二长度L2，所述第二测试件中第二电容器的电容C2＝L2×W2×n2×K，其中，K为常数,n2为所述测试条的数目；
步骤S3，根据K的数值相同，计算所述第二宽度的实际尺寸为W2＝(C2×L1×W1)/(C1×L2×n2)；
步骤S4，将所述第二宽度的实际尺寸W2与所述第二宽度的设计尺寸相比来判断所述半导体工艺的关键尺寸是否发生变化。
具体地，该监测结构是用来测试栅极结构的CD(图4B的W2)，根据所述图4A和4B所示的结构用三端法测试MOS电容，例如在所述第一测试件中，第三掺杂区202和第一掺杂区接地，所述第一栅极结构接高电位，此时，第一栅极结构下面的沟道出现反型(N型)，和两边的第一掺杂区一起作为MOS管的下极板，第一栅极结构作为上极板，第一栅极介电层作为电容介质形成MOS电容器，测得第一电容器的电容为C1＝A1·K，同样的方法测得第二测试件中第二电容器的电容C2＝A2·K，其中K为和栅极介电层厚度、介电常数、多晶硅掺杂，电压等相关的常数，在第二测试件中所述测试条的数目假如为n2，栅极结构的长度为与所述第二掺杂区重叠的部分的长度为L2，栅极结构的宽度为W2，则C1＝L1·W1·K，C2＝L2·W2·n2·K，根据K相同，可以得到W2＝(C2·L1·W1)/(C1·L2·n2)，其中C1和C2是WAT测试的电性电容，其他数值都是和设置相关的长，宽度和测试条数目，因此可以准确的计算出所述W2的数值，并将所述W2的数值与版图(Layout)的宽比较，看是否出现异常，由此来监控所述栅极结构中测试条的宽度。
实施例三
下面结合附图4A和4C对本发明基于电容的监测结构进行说明。
在该实施例中，所述第一测试件与实施例二中的所述第一测试件相同，如图4A所示，在此不再赘述，在该实施例中第二测试件如图4C所示，包括：
第二栅极结构204′，位于所述基底上，以作为所述第二测试件的第一极板；
第二掺杂区203′，位于所述第二栅极结构下方的所述基底中，所述第二掺杂区与所述第二栅极结构下方的所述基底一起作为所述第二测试件的第二极板，其中，所述第二掺杂区包括至少一个所述测试条，例如所述第二掺杂区仅包括一个所述测试条或所述第二掺杂区包括若干彼此相互间隔设置的测试条以及连接所述测试条的每一端的连接件；所述测试条具有所述第二宽度，在所述测试条延伸方向上所述第一极板和所述第二极板重叠部分具有所述第二长度；
第二栅极介电层，位于所述基底和所述第二栅极结构之间，作为所述第二测试件的介电质，以与所述第二测试件的所述第一极板和第二极板共同形成第二电容器。
可选地，所述若干相互间隔设置的测试条相互平行设置并且之间的间隙相等。
其中，所述第二掺杂区为多个彼此相互间隔的测试条时，所述第二掺杂区和所述基底相互间隔交替设置，进而一起形成所述第二测试件的第二极板。
所述第二测试件包括第四掺杂区202′，所述第二测试件的第四掺杂区区位于所述第二测试件的所述第二掺杂区的一侧，例如位于最外端的所述第二掺杂区的一侧，并且所述第二掺杂区和所述第四掺杂区相互间隔设置，例如通过浅沟槽隔离结构相互隔离。
可选地，所述监测结构还包括：
阱区，位于所述基底中，所述第二掺杂区以及第四掺杂区均位于所述阱区内，所述第二掺杂区与所述阱区掺杂类型不同，第四掺杂区的掺杂类型与所述阱区掺杂类型相同。
在本发明的一个具体实施方式中，在本发明的一个具体实施方式中，在所述基底中形成P阱，在所述P阱上形成有所述第一栅极介电层、所述第一栅极结构、所述第一掺杂区以及所述第三掺杂区，其中所述第一掺杂区为N+掺杂，进而作为所述第一栅极结构的源漏区，所述第三掺杂区为P+掺杂。
可选地，在另外的一个P阱上形成有所述第二栅极介电层、所述第二栅极结构、所述第二掺杂区以及所述第四掺杂区，其中所述第二掺杂区为N+掺杂，进而作为所述第二栅极结构的源漏区,所述第四掺杂区为P+掺杂。
在所述第二测试件中，所述第二栅极结构作为第一极板、所述第二掺杂区和所述基底结合作为第二极板，所述基底和所述第二栅极结构之间的第二栅极介电层作为介电质，由此形成第二电容器，在该所述第二电容器中，所述第二掺杂区的测试条的宽度较小，受工艺波动影响较大较明显，通过监控第二宽度的变化可获知工艺的波动。
在测试中，具体地，该监测结构是用来监测第二掺杂区的CD(图4C的W3)，根据所述图4A和4C所示的结构用三端法测试MOS电容，例如在所述第一测试件中，所述第三掺杂区202和第一掺杂区接地，所述第一栅极结构接高电位，此时，第一栅极结构下面的沟道出现反型(N型)，和两边的第一掺杂区一起作为MOS管的下极板，第一栅极结构作为上极板，第一栅极介电层作为电容介质形成MOS电容器，测得第一电容器的电容为C1＝A1·K，同样的方法测得第二测试件中第二电容器的电容C2＝A2·K，其中K为和栅极介电层厚度、介电常数、多晶硅掺杂、电压等相关的常数，在第二测试件中所述测试条的数目假如为n2，栅极结构的长度L3，所述掺杂区内测试条的宽度为W3，根据K相同，可以得到W3＝(C3·L1·W1)/(C1·L3·n3)，其中C1和C3是WAT测试的电性电容，其他数值都是和设置相关的长，宽度和测试条数目，因此可以准确的计算出所述W3的数值，并将所述W3的数值与版图(Layout)的宽比较，看是否出现异常，由此来监控第二掺杂区中测试条的宽度。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
Claims (16)
1.一种半导体工艺的关键尺寸的监测结构，其特征在于，所述监测结构包括：
第一测试件，具有第一宽度、第一长度和第一电学参数；
第二测试件，包括至少一个测试条，所述测试条具有第二宽度和第二长度，所述第二测试件具有第二电学参数，其中，所述第二宽度远小于所述第一宽度、第一长度、第二长度，所述第二宽度的设计尺寸为所述半导体工艺的关键尺寸，根据所述第一测试件的第一电学参数、第一宽度、第一长度以及所述第二测试件的第二电学参数、第二长度来监测所述第二宽度的实际尺寸，通过将所述第二宽度的实际尺寸与所述第二宽度的设计尺寸相比来判断所述半导体工艺的关键尺寸是否发生变化。
2.根据权利要求1所述的监测结构，其特征在于，所述第一测试件的厚度与所述第二测试件的厚度相同。
3.根据权利要求1所述的监测结构，其特征在于，所述第二测试件包括彼此相互平行设置的若干所述测试条，若干所述测试条相互间隔设置。
4.根据权利要求1所述的监测结构，其特征在于，所述第一测试件包括呈长方体结构的电阻条，所述第二测试件包括呈长方体结构的电阻条；
所述第一测试件和所述第二测试件的材料均包括经掺杂的多晶硅。
5.根据权利要求1所述的监测结构，其特征在于，所述第一测试件包括：
基底；
第一栅极结构，位于所述基底上，以作为所述第一测试件的第一极板；
第一掺杂区，位于所述第一栅极结构两侧的所述基底中，所述第一掺杂区与所述第一栅极结构下方的所述基底一起作为所述第一测试件的第二极板，其中，所述第一极板和所述第二极板重叠部分具有所述第一宽度和所述第一长度；
第一栅极介电层，位于所述基底和所述第一栅极结构之间，作为所述第一测试件的介电质，以与所述第一极板和所述第二极板共同形成第一电容器。
6.根据权利要求5所述的监测结构，其特征在于，所述第二测试件包括：
第二栅极结构，位于所述基底上，以作为所述第二测试件的第一极板，其中，所述第二栅极结构包括至少一个所述测试条；
第二掺杂区，位于所述第二栅极结构两侧的所述基底中，所述第二掺杂区与所述第二栅极结构下方的所述基底一起作为所述第二测试件的第二极板，其中，所述测试条在所述第二栅极结构延伸方向上具有所述第二宽度，在所述测试条延伸方向上所述第一极板和所述第二极板重叠部分具有所述第二长度；
第二栅极介电层，位于所述基底和所述第二栅极结构之间，作为所述第二测试件的介电质，以与所述第二测试件的所述第一极板和所述第二极板共同形成第二电容器。
7.根据权利要求5所述的监测结构，其特征在于，所述第二测试件包括：
第二栅极结构，位于所述基底上方，以作为所述第二测试件的第一极板；
第二掺杂区，位于所述第二栅极结构下方的所述基底中，所述第二掺杂区与所述第二栅极结构下方的所述基底一起作为所述第二测试件的第二极板，其中，所述第二掺杂区包括至少一个所述测试条，所述测试条具有所述第二宽度，在所述测试条延伸方向上所述第一极板和所述第二极板重叠部分具有所述第二长度；
第二栅极介电层，位于所述基底和所述第二栅极结构之间，作为所述第二测试件的介电质，以与所述第二测试件的所述第一极板和第二极板共同形成第二电容器。
8.根据权利要求6所述的监测结构，其特征在于，所述第二栅极结构包括若干彼此相互间隔设置的所述测试条以及连接若干所述测试条的每一端的连接件。
9.根据权利要求7所述的监测结构，其特征在于，所述第二掺杂区包括若干彼此相互间隔设置的测试条以及连接所述测试条的每一端的连接件。
10.根据权利要求6或7所述的监测结构，其特征在于，所述第一测试件包括第三掺杂区，所述第三掺杂区位于所述第一测试件的所述第一电容器的一侧；
所述第二测试件包括第四掺杂区，所述第四掺杂区位于所述第二电容器的一侧。
11.根据权利要求10所述的监测结构，其特征在于，在所述第一测试件中，所述第一掺杂区以及所述第三掺杂区均接地，所述第一栅极结构接高电位；
在所述第二测试件中，所述第二掺杂区以及所述第四掺杂区均接地，所述第二栅极结构接高电位。
12.一种半导体工艺的关键尺寸的监测方法，其特征在于，包括以下步骤：
步骤S1，测试第一测试件的第一电学参数，所述第一测试件具有第一宽度和第一长度；
步骤S2，测试第二测试件的第二电学参数，所述第二测试件包括至少一个测试条，所述测试条具有第二宽度和第二长度，其中，所述第二宽度远小于所述第一宽度、第一长度、第二长度，所述第二宽度的设计尺寸为所述半导体工艺的关键尺寸；
步骤S3，根据所述第一测试件的第一电学参数、第一宽度、第一长度以及所述第二测试件的第二电学参数、第二长度来监测所述第二宽度的实际尺寸；
步骤S4，通过将所述第二宽度的实际尺寸与所述第二宽度的设计尺寸相比来判断所述半导体工艺的关键尺寸是否发生变化。
13.根据权利要求12所述的监测方法，其特征在于：
所述步骤S1中，所述第一测试件的第一电学参数为方块电阻R1，所述第一测试件为多晶硅电阻条，所述第一测试件的第一长度为L1，第一宽度为W1，所述第一测试件的单位方块电阻为：R1/(L1/W1)；
所述步骤S2中，所述第二测试件的第二电学参数为方块电阻R2，所述第二测试件为多晶硅电阻条，所述测试条的第二长度为L2，所述第二宽度的实际尺寸为W2，所述第二测试件的单位方块电阻为R2/(L2/W2)；
所述步骤S3中，根据所述第一测试件的单位方块电阻与所述第二测试件的单位方块电阻相同，计算所述第二宽度的实际尺寸W2，W2＝R1×W1×L2/(L1×R2)；
所述步骤S4中，将所述第二宽度的实际尺寸W2与所述第二宽度的设计尺寸相比来判断所述半导体工艺的关键尺寸是否发生变化。
14.根据权利要求12所述的监测方法，其特征在于，
所述步骤S1中，所述第一测试件的第一电学参数为电容C1，所述第一测试件为第一电容器，所述第一电容器包括：
基底；
第一栅极结构，位于所述基底上，以作为所述第一测试件的第一极板；
第一掺杂区，位于所述第一栅极结构两侧的所述基底中，所述第一掺杂区与所述第一栅极结构下方的所述基底一起作为所述第一测试件的第二极板，其中，所述第一极板和所述第二极板重叠部分具有所述第一宽度和所述第一长度；
第一栅极介电层，位于所述基底和所述第一栅极结构之间，作为所述第一测试件的介电质，以与所述第一极板和所述第二极板共同形成第一电容器；所述第一测试件的第一掺杂区和第一栅极结构重叠部分具有所述第一宽度W1和第一长度L1，所述第一测试件的第一电容器的电容C1＝L1×W1×K，其中，K为常数；
所述步骤S2中，所述第二测试件的第二电学参数为电容C2，所述第二测试件为第二电容器，所述第二电容器包括：
第二栅极结构，位于所述基底上，以作为所述第二测试件的第一极板，其中，所述第二栅极结构包括至少一个所述测试条；
第二掺杂区，位于所述第二栅极结构两侧的所述基底中，所述第二掺杂区与所述第二栅极结构下方的所述基底一起作为所述第二测试件的第二极板，其中，所述测试条在所述第二栅极结构延伸方向上具有所述第二宽度，在所述测试条延伸方向上所述第一极板和所述第二极板重叠部分具有所述第二长度；
第二栅极介电层，位于所述基底和所述第二栅极结构之间，作为所述第二测试件的介电质，以与所述第二测试件的所述第一极板和所述第二极板共同形成第二电容器，所述第二测试件的所述测试条的所述第二宽度为W2，所述第二测试件的第一极板和第二极板重叠部分的尺寸为第二长度L2，所述第二测试件中第二电容器的电容C2＝L2×W2×n2×K，其中，K为常数,n2为所述测试条的数目；
所述步骤S3中，根据K的数值相同，计算所述第二宽度的实际尺寸为W2＝(C2×L1×W1)/(C1×L2×n2)；
所述步骤S4中，将所述第二宽度的实际尺寸W2与所述第二宽度的设计尺寸相比来判断所述半导体工艺的关键尺寸是否发生变化。
15.根据权利要求12所述的监测方法，其特征在于，
所述步骤S1中，所述第一测试件的第一电学参数为电容C1，所述第一测试件为第一电容器，所述第一电容器包括：
基底；
第一栅极结构，位于所述基底上，以作为所述第一测试件的第一极板；
第一掺杂区，位于所述第一栅极结构两侧的所述基底中，所述第一掺杂区与所述第一栅极结构下方的所述基底一起作为所述第一测试件的第二极板，其中，所述第一极板和所述第二极板重叠部分具有所述第一宽度和所述第一长度；
第一栅极介电层，位于所述基底和所述第一栅极结构之间，作为所述第一测试件的介电质，以与所述第一极板和所述第二极板共同形成第一电容器；所述第一测试件的第一掺杂区和第一栅极结构重叠部分具有所述第一宽度W1和第一长度L1，所述第一测试件的第一电容器的电容C1＝L1×W1×K，其中，K为常数；
所述步骤S2中，所述第二测试件的第二电学参数为电容C2，所述第二测试件为第二电容器，所述第二电容器包括：
第二栅极结构，位于所述基底上方，以作为所述第二测试件的第一极板；
第二掺杂区，位于所述第二栅极结构下方的所述基底中，所述第二掺杂区与所述第二栅极结构下方的所述基底一起作为所述第二测试件的第二极板，其中，所述第二掺杂区包括至少一个所述测试条，所述测试条具有所述第二宽度，在所述测试条延伸方向上所述第一极板和所述第二极板重叠部分具有所述第二长度；
第二栅极介电层，位于所述基底和所述第二栅极结构之间，作为所述第二测试件的介电质，以与所述第二测试件的所述第一极板和第二极板共同形成第二电容器，所述第二测试件的所述测试条的所述第二宽度为W2，所述第二测试件的第一极板和第二极板重叠部分的尺寸为第二长度L2，所述第二测试件中第二电容器的电容C2＝L2×W2×n2×K，其中，K为常数,n2为所述测试条的数目；
所述步骤S3中，根据K的数值相同，计算所述第二宽度的实际尺寸为W2＝(C2×L1×W1)/(C1×L2×n2)；
所述步骤S4中，将所述第二宽度的实际尺寸W2与所述第二宽度的设计尺寸相比来判断所述半导体工艺的关键尺寸是否发生变化。
16.根据权利要求14或15所述的监测方法，其特征在于，
所述步骤S1中，将所述第一测试件中的所述第一掺杂区以及第三掺杂区均接地，将所述第一栅极结构接高电位，以测量所述第一电容器的电容，所述第一测试件的第三掺杂区位于所述第一测试件的所述第一电容器的一侧；
所述步骤S2中，将所述第二测试件中的所述第二极板以及第四掺杂区均接地，将所述第一极板接高电位，以测量所述第二电容器的电容，所述第二测试件的第四掺杂区位于所述第二电容器的一侧。
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