CN110362519A - 接口装置和接口方法 - Google Patents

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CN110362519A CN201810311930.7A CN201810311930A CN110362519A CN 110362519 A CN110362519 A CN 110362519A CN 201810311930 A CN201810311930 A CN 201810311930A CN 110362519 A CN110362519 A CN 110362519A
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Abstract

本公开涉及一种接口装置和接口方法，属于图像处理领域，能够实现ISP与DSP间图像数据的直接互相传输，增加了工作效率，节省了DDR带宽，降低了功耗。该接口装置包括：多个写数据缓存器，用于从图像信号处理器中读取数据并缓存所读取的数据；多个写地址缓存器，用于缓存数字信号处理器中存储器的空闲地址信息和所述存储器的、已经被写入所述多个写数据缓存器所缓存的数据的地址的信息；写入控制器，用于基于所述多个写地址缓存器所缓存的地址信息，来控制所述多个写数据缓存器所缓存的数据向所述存储器的写入操作。

Description

接口装置和接口方法
技术领域
本公开涉及图像处理领域，具体地，涉及一种接口装置和接口方法。
背景技术
由于对图像质量和图像处理能力提出了更高的要求，所以从摄像头采集到的图像信息，需经过图像信号处理器(Image Signal Processor，ISP)和数字信号处理器(DigitalSignal Processor，DSP)的更多协同处理。传统的做法是，首先ISP处理从摄像头采集到的图像，之后存储到双倍速率同步动态随机存储器(Double Data Rate SynchronousDynamic Random Access Memory，DDR SDRAM，简称DDR)中；当DSP需要对图像信息做进一步处理时，需从DDR中读取数据，处理之后再存回DDR中。这样降低了工作效率，同时占用DDR带宽，增加了功耗。
发明内容
本公开的目的是提供一种接口装置和接口方法，能够实现ISP与DSP间图像数据的直接互相传输，既增加了工作效率，节省了DDR带宽，降低了功耗。
为了实现上述目的，本公开提供一种接口装置，该接口装置包括：多个写数据缓存器，用于从图像信号处理器中读取数据并缓存所读取的数据；多个写地址缓存器，用于缓存数字信号处理器中存储器的空闲地址信息，和所述存储器的、已经被写入所述多个写数据缓存器所缓存的数据的地址的信息；写入控制器，用于基于所述多个写地址缓存器所缓存的地址信息，来控制所述多个写数据缓存器所缓存的数据向所述存储器的写入操作。
可选地，所述多个写数据缓存器根据来自所述图像信号处理器的数据的类型，分通道地读取并缓存来自所述图像信号处理器的数据。
可选地，每个所述写地址缓存器包括：写空闲地址子缓存器，用于缓存所述数字信号处理器中所述存储器的空闲地址信息；写数据地址子缓存器，用于缓存所述存储器的、已经被写入所述多个写数据缓存器所缓存的数据的地址的信息。
可选地，所述多个写地址缓存器根据来自所述图像信号处理器的数据的类型，分通道地缓存所述存储器的空闲地址信息，和所述存储器的、已经被写入所述多个写数据缓存器所缓存的数据的地址的信息。
可选地，所述多个写数据缓存器通过图像视频接口或第一总线接口连接到所述图像信号处理器并通过第二总线接口连接到所述数字信号处理器，所述多个写地址缓存器通过所述第二总线接口连接到所述数字信号处理器。
可选地，该接口装置还包括：多个读数据缓存器，用于从所述数字信号处理器读取所述数字信号处理器处理后的数据并缓存所读取的数据；多个读地址缓存器，用于缓存所述存储器的、所述多个读数据缓存器已经从其中读出所述数字信号处理器处理后的数据的空闲地址信息，和所述存储器的、已经被写入所述数字信号处理器处理后的数据的地址的信息；读控制器，用于基于所述多个读地址缓存器所缓存的地址信息，来控制所述多个读数据缓存器从所述存储器读取并缓存数据的操作。
可选地，所述多个读数据缓存器根据所述数字信号处理器处理后的数据的类型，分通道地读取并缓存所述数字信号处理器处理后的数据。
可选地，每个所述读地址缓存器包括：读空闲地址子缓存器，用于缓存所述存储器的、所述多个读数据缓存器已经从其中读出所述数字信号处理器处理后的数据的空闲地址信息；读数据地址子缓存器，用于缓存所述存储器的、已经被写入所述数字信号处理器处理后的数据的地址的信息。
可选地，所述多个读地址缓存器根据所述数字信号处理器处理后的数据的类型，分通道地缓存所述存储器的、所述多个读数据缓存器已经从其中读出所述数字信号处理器处理后的数据的空闲地址信息，和所述存储器的、已经被写入所述数字信号处理器处理后的数据的地址的信息。
可选地，所述多个读数据缓存器通过图像视频接口或第一总线接口连接到所述图像信号处理器并通过第二总线接口连接到所述数字信号处理器，所述多个读地址缓存器通过所述第二总线接口连接到所述数字信号处理器。
可选地，所述存储器包括多个缓存器，每个所述缓存器包括多个子缓存器，关于所述地址的信息包括所述子缓存器的基地址和大小。
可选地，所述基地址为相对地址。
本公开还提供一种接口方法，该接口方法应用于接口装置，该接口方法包括：所述接口装置中的写入控制器控制所述接口装置中的多个写数据缓存器从图像信号处理器中读取数据并缓存所读取的数据；所述写入控制器控制所述接口装置中的多个写地址缓存器缓存数字信号处理器中存储器的空闲地址信息，和所述存储器的、已经被写入所述多个写数据缓存器所缓存的数据的地址的信息；以及所述写入控制器基于所述多个写地址缓存器所缓存的地址信息，来控制所述多个写数据缓存器所缓存的数据向所述存储器的写入操作。
可选地，该接口方法还包括：所述写入控制器根据来自所述图像信号处理器的数据的类型，控制所述多个写数据缓存器分通道地读取并缓存来自所述图像信号处理器的数据。
可选地，该接口方法还包括：所述写入控制器根据来自所述图像信号处理器的数据的类型，控制所述多个写地址缓存器分通道地缓存所述存储器的空闲地址信息，和所述存储器的、已经被写入所述多个写数据缓存器所缓存的数据的地址的信息。
可选地，该接口方法还包括：所述接口装置中的读控制器控制所述接口装置中的多个读数据缓存器从所述数字信号处理器读取所述数字信号处理器处理后的数据并缓存所读取的数据；所述读控制器控制所述接口装置中的多个读地址缓存器缓存所述存储器的、所述多个读数据缓存器已经从其中读出所述数字信号处理器处理后的数据的空闲地址信息，和所述存储器的、已经被写入所述数字信号处理器处理后的数据的地址的信息；所述读控制器基于所述多个读地址缓存器所缓存的地址信息，来控制所述多个读数据缓存器从所述存储器读取数据的操作。
可选地，该接口方法还包括：所述读控制器根据所述数字信号处理器处理后的数据的类型，控制所述多个读数据缓存器分通道地读取并缓存所述数字信号处理器处理后的数据。
可选地，该接口方法还包括：所述读控制器根据所述数字信号处理器处理后的数据的类型，控制所述多个读地址缓存器分通道地缓存所述存储器的、所述多个读数据缓存器已经从其中读出所述数字信号处理器处理后的数据的空闲地址信息，和所述存储器的、已经被写入所述数字信号处理器处理后的数据的地址的信息。
通过上述技术方案，由于写数据缓存器能够读取并缓存图像信号处理器中的数据，写地址缓存器能够缓存数字信号处理器中存储器的写入空闲地址信息和所述存储器的已经被写入写数据缓存器所缓存的数据的地址的信息，写入控制器则能够基于写地址缓存器所缓存的地址信息来控制写数据缓存器所缓存的数据向所述存储器的写入操作，因此借助该接口装置，ISP输出的数据能够被直接输入给DSP中以便进一步由DSP进行处理，从而解决了由于DSP中的存储器的大小限制导致的、DSP中的存储器不能存储ISP输出的整帧数据的问题，实现了ISP与DSP之间的直接数据通路。另外，由于ISP与DSP之间的数据传输不需要经过DDR，因此增加了图像数据处理的效率，节省了DDR带宽，降低了功耗。
本公开的其他特征和优点将在随后的具体实施方式部分予以详细说明。
附图说明
附图是用来提供对本公开的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本公开，但并不构成对本公开的限制。在附图中：
图1是根据本公开一种实施例的接口装置的示意框图。
图2是根据本公开一种实施例的接口装置中的写地址缓存器的示意框图。
图3是根据本公开一种实施例的接口装置的又一示意框图。
图4是根据本公开一种实施例的接口装置中的读地址缓存器的示意框图。
图5是根据本公开一种实施例的接口方法的流程图。
图6是根据本公开一种实施例的接口方法的又一流程图。
具体实施方式
以下结合附图对本公开的具体实施方式进行详细说明。应当理解的是，此处所描述的具体实施方式仅用于说明和解释本公开，并不用于限制本公开。
图1示出了根据本公开一种实施例的接口装置1的示意框图，借助该接口装置1，图像数据处理器2输出的数据能够被直接输入给数字信号处理器3以便进一步由数字信号处理器3进行处理，从而实现了图像数据处理器2与数字信号处理器3之间的直接数据通路。
在实际应用中，通常有两种情况需要使用根据本公开实施例的接口装置1。
第一种情况是，来自图像传感器的图像数据首先经过ISP 2处理，然后通过接口装置1被输出到DSP 3，然后DSP 3对接收到的数据进行处理，然后DSP 3处理后的数据通过接口装置1被重新输出到ISP 2，然后再经过ISP 2处理之后最终被输出到DDR，也即来自图像传感器的图像数据会经过以下图像处理流程：ISP 2->接口装置1->DSP 3->接口装置1->ISP 2->DDR。
第二种情况是，来自图像传感器的图像数据首先经过ISP 2的处理，然后ISP 2处理后的数据通过接口装置1被输出给DSP 3，然后DSP 3对接收到的数据进行处理，然后DSP3处理后的数据被直接输出给DDR，也即来自图像传感器的图像数据会经过以下图像处理流程：ISP 2->接口装置1->DSP 3->DDR。
以下将详细描述根据本公开实施例的接口装置1。如图1所示，该接口装置1可以包括：多个写数据缓存器11，用于从图像信号处理器2中读取数据并缓存所读取的数据；多个写地址缓存器12，用于缓存数字信号处理器3中存储器的空闲地址信息，和所述存储器的、已经被写入所述多个写数据缓存器11所缓存的数据的地址的信息；写入控制器13，用于基于所述多个写地址缓存器12所缓存的地址信息，来控制所述多个写数据缓存器11所缓存的数据向所述存储器的写入操作。
通过上述技术方案，由于写数据缓存器11能够读取并缓存图像信号处理器2中的数据，写地址缓存器12能够缓存数字信号处理器3中存储器的空闲地址信息和所述存储器的、已经被写入写数据缓存器11所缓存的数据的地址的信息，写入控制器13则能够基于写地址缓存器12所缓存的地址信息来控制写数据缓存器11所缓存的数据向所述存储器的写入操作，因此借助该接口装置1，ISP 2输出的数据能够被直接输入给DSP 3中以便进一步由DSP 3进行处理，从而解决了由于DSP 3中的存储器的大小限制导致的、DSP3中的存储器不能存储ISP 2输出的整帧数据的问题，实现了ISP 2与DSP 3之间的直接数据通路。另外，由于ISP 2与DSP 3之间的数据传输不需要经过DDR，因此增加了图像数据处理的效率，节省了DDR带宽，降低了功耗。
在一种可能的实施方式中，所述多个写数据缓存器11根据来自ISP 2的数据的类型，分通道地读取并缓存来自ISP 2的数据。例如，假设接口装置1中总共有三个写数据缓存器111～113，来自ISP 2的图像数据是YUV格式的，则写数据缓存器111用于读取并缓存关于亮度的数据，而写数据缓存器112～113用于读取并缓存关于色度的数据，从而实现来自ISP2的图像数据的分通道读取和缓存，增加了图像数据传输和处理的效率和准确度。
图2示出了根据本公开实施例的接口装置1中的写地址缓存器12的示意框图。如图2所示，每个写地址缓存器12均包括以下模块，也即：写空闲地址子缓存器12a，用于缓存DSP3中所述存储器的空闲地址信息；写数据地址子缓存器12b，用于缓存所述存储器的、已经被写入所述多个写数据缓存器11所缓存的数据的地址的信息。
其中，在图2中，向左的箭头表示DSP 3向写空闲地址子缓存器12a的写入操作；向右的箭头表示接口装置1在完成了向写空闲地址子缓存器12a所缓存的空闲地址中写入写数据缓存器11所缓存的数据之后将完成了写入操作的地址的信息通知给DSP 3。
例如，假设DSP 3的存储器中目前有三个空闲地址A、B和C，则向左的箭头表示DSP3向接口装置1通知DSP 3的存储器中目前有三个空闲地址A、B、C并把这三个空闲地址A、B和C的地址信息写入写空闲地址子缓存器12a中。然后，接口装置1就会向这三个空闲地址A、B和C中写入写数据缓存器11中所缓存的数据，当接口装置1完成了地址A的数据写入操作之后，会把地址A的地址信息写入写数据地址子缓存器12b中并向DSP 3通知完成了数据写入操作的地址A的地址信息，也即图2中向右的箭头所表示的操作。
在一种可能的实施方式中，多个写地址缓存器12根据来自ISP 2的数据的类型，分通道地缓存DSP 3中的存储器的空闲地址信息，和所述存储器的、已经被写入所述写数据缓存器11所缓存的数据的地址的信息。例如，假设接口装置1中总共有三个写地址缓存器121～123，来自ISP 2的图像数据是YUV格式的。则，写地址缓存器121用于缓存DSP 3的存储器中用于存储关于亮度的数据但目前处于空闲状态的地址的信息以及DSP 3的存储器中用于存储关于亮度的数据且已经被写入关于亮度的数据的地址的信息，写地址缓存器122和123用于缓存DSP 3的存储器中用于存储关于色度的数据但目前处于空闲状态的地址的信息以及DSP 3的存储器中用于存储关于色度的数据且已经被写入关于色度的数据的地址的信息。再例如，在每个写地址缓存器12包括写空闲地址子缓存器12a和写数据地址子缓存器12b的情况下，写地址缓存器121的写空闲地址子缓存器可以用于缓存DSP 3的存储器中用于存储关于亮度的数据但目前处于空闲状态的地址的信息，写地址缓存器121的写数据地址子缓存器可以用于缓存DSP 3的存储器中用于存储关于亮度的数据且已经被写入关于亮度的数据的地址的信息，而写地址缓存器122和123的写空闲地址子缓存器可以用于缓存DSP 3的存储器中用于存储关于色度的数据但目前处于空闲状态的地址的信息，写地址缓存器122和123的写数据地址子缓存器可以用于缓存DSP 3的存储器中用于存储关于色度的数据且已经被写入关于色度的数据的地址的信息。这样，就实现了DSP 3对来自ISP 2的图像数据的分通道存储和处理，增加了图像数据传输和处理的效率和准确度。
在一种可能的实施方式中，所述多个写数据缓存器11通过图像视频接口或第一总线接口连接到所述ISP 2，使得根据本公开实施例的接口装置1能够适用于多种图像数据的直接传输，适应范围广泛。另外，多个写数据缓存器11通过第二总线接口连接到所述DSP 3，所述多个写地址缓存器12通过所述第二总线接口连接到所述DSP 3，这样就使得数据传输速度较快，提高了数据处理的效率。
图3示出了根据本公开一种实施例的接口装置1的又一示意框图。如图3所示，在图1所示结构的基础上，接口装置1还可以包括：多个读数据缓存器14，用于从所述DSP 3读取所述DSP 3处理后的数据并缓存所读取的数据；多个读地址缓存器15，用于缓存所述存储器的、所述多个读数据缓存器14已经从其中读出DSP 3处理后的数据的空闲地址信息，和所述存储器的、已经被写入所述DSP 3处理后的数据的地址的信息；读控制器16，用于基于所述多个读地址缓存器15所缓存的地址信息，来控制所述多个读数据缓存器14从所述存储器读取数据的操作。
通过采用上述技术方案，由于读数据缓存器14能够读取并缓存DSP 3处理后的数据，读地址缓存器15能够缓存DSP 3的存储器的、读数据缓存器14已经从其中读出DSP 3处理后的数据的空闲地址信息和DSP3的存储器的、已经被写入DSP 3处理后的数据的地址的信息，而读控制器16能够基于读地址缓存器15所缓存的地址信息控制读数据缓存器14从DSP 3的存储器中读取并缓存数据的操作，因此，能够实现ISP 2与DSP 3之间的直接数据通路以便在DSP 3对来自ISP 2的图像数据进行处理之后将处理完的数据直接传输给ISP 2，而且无需DDR的参与，这样就节省了DDR带宽，降低了功耗。当然，也可以将DSP 3处理完的数据直接传输给DDR以便用于其他用途。另外，通过该技术方案，还能够在ISP 2与DSP 3之间进行直接数据传输的情况下实现读写操作的相互独立。
在一种可能的实施方式中，所述多个读数据缓存器14根据DSP 3处理后的数据的类型，分通道地读取并缓存所述DSP 3处理后的数据。例如，假设接口装置1中总共有三个读数据缓存器141～143，DSP 3处理后的图像数据是YUV格式的，则读数据缓存器141用于读取并缓存DSP 3已经处理完的、关于亮度的数据，而读数据缓存器142～143用于读取并缓存DSP3已经处理完的、关于色度的数据，从而实现对DSP 3处理完的图像数据的分通道读取和缓存，增加了图像数据传输和处理的效率和准确度。
图4示出了根据本公开实施例的接口装置1中的读地址缓存器15的示意框图。如图4所示，每个读地址缓存器15均包括：读空闲地址子缓存器15a，用于缓存DSP 3的存储器的、多个读数据缓存器14已经从其中读出所述DSP 3处理后的数据的空闲地址信息；读数据地址子缓存器15b，用于缓存所述存储器的、已经被写入所述DSP 3处理后的数据的地址的信息。
其中，在图4中，向左的箭头表示DSP 3将已经被写入DSP 3处理后的数据的地址的信息通知给接口装置1，并将该信息写入读数据地址子缓存器15b中；向右的箭头表示接口装置1已经从DSP 3的存储了DSP 3处理后的数据的地址中读取了该地址中所存储的数据，将该地址的信息写入读空闲地址子缓存器15a中并将该地址的信息通知给DSP 3。
例如，假设DSP 3的存储器中目前有三个地址E、F和G已经存储了DSP 3处理后的数据，则向左的箭头表示DSP 3向接口装置1通知DSP 3的存储器中目前有三个地址E、F、G存储了DSP 3处理后的数据并把这三个地址E、F和G的地址信息写入读数据地址子缓存器15b中。然后，接口装置1就会从这三个地址E、F和G中读取其中所存储的数据，当接口装置1从地址E中读取出其中所存储的数据之后，地址E就变成了空闲，然后接口装置1会把地址E的地址信息写入读空闲地址子缓存器15a中并向DSP 3通知地址E的地址信息，也即图4中向右的箭头所表示的操作。
在一种可能的实施方式中，所述多个读地址缓存器15根据DSP 3处理后的数据的类型，分通道地缓存DSP 3的存储器的、多个读数据缓存器14已经从其中读出DSP 3处理后的数据的空闲地址信息和所述存储器的、已经被写入所述DSP 3处理后的数据的地址的信息。例如，假设接口装置1中总共有三个读地址缓存器151～153，DSP 3处理后的图像数据是YUV格式的。则，读地址缓存器151用于缓存DSP 3的存储器中、读数据缓存器14已经从其中读出DSP 3处理后的关于亮度的数据的空闲地址的信息以及DSP 3的存储器中已经被写入DSP 3处理后的、关于亮度的数据的地址的信息，读地址缓存器152和153用于缓存DSP 3的存储器中、读数据缓存器14已经从其中读出DSP 3处理后的关于色度的数据的空闲地址的信息以及DSP 3的存储器中已经被写入DSP 3处理后的、关于色度的数据的地址的信息。再例如，在每个读地址缓存器15包括读空闲地址子缓存器15a和读数据地址子缓存器15b的情况下，读地址缓存器151的读空闲地址子缓存器用于缓存DSP 3的存储器中、读数据缓存器14已经从其中读出DSP 3处理后的关于亮度的数据的空闲地址的信息，读地址缓存器151的读数据地址子缓存器用于缓存DSP 3的存储器中已经被写入DSP 3处理后的、关于亮度的数据的地址的信息，读地址缓存器152和153的读空闲地址子缓存器用于缓存DSP 3的存储器中、读数据缓存器14已经从其中读出DSP 3处理后的关于色度的数据的空闲地址的信息，以及读地址缓存器152和153的读数据地址子缓存器用于缓存DSP 3的存储器中已经被写入DSP 3处理后的、关于色度的数据的地址的信息。这样，就实现了对DSP 3处理后的图像数据的分通道读取和传输，增加了图像数据传输和处理的效率和准确度。
在一种可能的实施方式中，所述多个读数据缓存器14通过图像视频接口或第一总线接口连接到ISP 2，使得根据本公开实施例的接口装置1能够适用于多种图像数据的直接传输，适应范围广泛。另外，多个读数据缓存器14通过第二总线接口连接到所述DSP 3，所述多个读地址缓存器15通过所述第二总线接口连接到所述DSP 3，这样就能够使得数据传输的速度较快，提高了数据处理效率。
在一种可能的实施方式中，DSP 3的存储器包括多个缓存器，每个缓存器包括多个子缓存器，而且，优选地，缓存器和子缓存器的大小都是可配置的，每个子缓存器被用作读写处理的最小处理单元，以有效避免读写冲突，提高数据处理效率；另外，缓存器和子缓存器的个数优选根据DSP 3中存储器的大小和DSP 3的处理性能来确定。则在这种情况下，写地址缓存器12和读地址缓存器15中缓存的关于所述地址的信息包括子缓存器的基地址和大小，例如，其格式可以为{SBuf_base_Addr,SBuf_Size}，其中SBuf_base_Addr表示子缓存器的基地址，SBuf_Size表示子缓存器的大小。而且，优选地，所述基地址为相对地址。这样，就能够更有效地节省硬件开销。
另外，在利用根据本公开实施例的接口装置1实现ISP 2与DSP 3之间的直接数据通路时，需要首先对接口装置1进行配置，也即需要首先配置各通道传输数据的类型，传输数据的行数和每行的数据个数，仲裁和总线的工作方式等，这样接口装置1就能够开始工作了。然后，根据各通道的数据情况和地址情况，仲裁出所要传输的通道。然后，从仲裁出的地址通道获取地址，之后发送读写请求并开始数据的传输。每次数据传输完成之后，需要判断是否完成DSP 3中一个子缓存器的数据传输或者一帧数据的传输，如果是，则需要把传输完成的子缓存器的基地址和大小存储到相应的地址通道中。然后开始下一次数据传输。因此，根据本公开实施例的接口装置1能够支持多路图像传感器、不同类型的图像数据的同时读写传输。
根据本公开的又一实施例，提供一种接口方法，该接口方法应用于接口装置，通过该接口方法，能够将图像数据处理器输出的数据直接输入给数字信号处理器，从而实现图像数据处理器与数字信号处理器之间的直接数据通路。如图5所示，该接口方法可以包括：
在步骤S501中，所述接口装置中的写入控制器控制所述接口装置中的多个写数据缓存器从图像信号处理器中读取数据并缓存所读取的数据；
在步骤S502中，所述写入控制器控制所述接口装置中的多个写地址缓存器缓存数字信号处理器中存储器的空闲地址信息，和所述存储器的、已经被写入所述多个写数据缓存器所缓存的数据的地址的信息；以及
在步骤S503中，所述写入控制器基于所述多个写地址缓存器所缓存的地址信息，来控制所述多个写数据缓存器所缓存的数据向所述存储器的写入操作。
通过上述技术方案，由于写数据缓存器能够读取并缓存DSP中的数据，写地址缓存器能够缓存DSP中存储器的空闲地址信息和所述存储器的、已经被写入写数据缓存器所缓存的数据的地址的信息，写入控制器则能够基于写地址缓存器所缓存的地址信息来控制写数据缓存器所缓存的数据向所述存储器的写入操作，因此借助该接口方法，ISP输出的数据能够被直接输入给DSP中以便进一步由DSP进行处理，从而解决了由于DSP中的存储器的大小限制导致的、DSP中的存储器不能存储ISP输出的整帧数据的问题，实现了ISP与DSP之间的直接数据通路。另外，由于ISP与DSP之间的数据传输不需要经过DDR，因此增加了图像数据处理的效率，节省了DDR带宽，降低了功耗。
在一种可能的实施方式中，该接口方法还包括：所述写入控制器根据来自所述图像信号处理器的数据的类型，控制所述多个写数据缓存器分通道地读取并缓存来自所述图像信号处理器的数据。
在一种可能的实施方式中，该接口方法还包括：所述写入控制器根据来自所述图像信号处理器的数据的类型，控制所述多个写地址缓存器分通道地缓存所述存储器的空闲地址信息，和所述存储器的、已经被写入所述多个写数据缓存器所缓存的数据的地址的信息。
图6示出了根据本公开一种实施例的接口方法的又一流程图，如图6所示，该接口方法还包括：
在步骤S601中，所述接口装置中的读控制器控制所述接口装置中的多个读数据缓存器从所述数字信号处理器读取所述数字信号处理器处理后的数据并缓存所读取的数据；
在步骤S602中，所述读控制器控制所述接口装置中的多个读地址缓存器缓存所述存储器的、所述多个读数据缓存器已经从其中读出数字信号处理器处理后的数据的空闲地址信息，和所述存储器的、已经被写入所述数字信号处理器处理后的数据的地址的信息；
在步骤S603中，所述读控制器基于所述多个读地址缓存器所缓存的地址信息，来控制所述多个读数据缓存器从所述存储器读取数据的操作。
在一种可能的实施方式中，该接口方法还包括：所述读控制器根据数字信号处理器处理后的数据的类型，控制所述多个读数据缓存器分通道地读取并缓存所述数字信号处理器处理后的数据。
在一种可能的实施方式中，该接口方法还包括：所述读控制器根据数字信号处理器处理后的数据的类型，控制所述多个读地址缓存器分通道地缓存所述存储器的、所述多个读数据缓存器已经从其中读出数字信号处理器处理后的数据的空闲地址信息，和所述存储器的、已经被写入所述数字信号处理器处理后的数据的地址的信息。
根据本公开实施例的接口方法中各个步骤所涉及的操作的具体实现方式已经在根据本公开实施例的接口装置中进行了详细描述，此处不再赘述。
以上结合附图详细描述了本公开的优选实施方式，但是，本公开并不限于上述实施方式中的具体细节，在本公开的技术构思范围内，可以对本公开的技术方案进行多种简单变型，这些简单变型均属于本公开的保护范围。
另外需要说明的是，在上述具体实施方式中所描述的各个具体技术特征，在不矛盾的情况下，可以通过任何合适的方式进行组合。为了避免不必要的重复，本公开对各种可能的组合方式不再另行说明。
此外，本公开的各种不同的实施方式之间也可以进行任意组合，只要其不违背本公开的思想，其同样应当视为本公开所公开的内容。

Claims (18)

1.一种接口装置，其特征在于，该接口装置包括：
多个写数据缓存器，用于从图像信号处理器中读取数据并缓存所读取的数据；
多个写地址缓存器，用于缓存数字信号处理器中存储器的空闲地址信息，和所述存储器的、已经被写入所述多个写数据缓存器所缓存的数据的地址的信息；
写入控制器，用于基于所述多个写地址缓存器所缓存的地址信息，来控制所述多个写数据缓存器所缓存的数据向所述存储器的写入操作。
2.根据权利要求1所述的接口装置，其特征在于，所述多个写数据缓存器根据来自所述图像信号处理器的数据的类型，分通道地读取并缓存来自所述图像信号处理器的数据。
3.根据权利要求1所述的接口装置，其特征在于，每个所述写地址缓存器包括：
写空闲地址子缓存器，用于缓存所述数字信号处理器中所述存储器的空闲地址信息；
写数据地址子缓存器，用于缓存所述存储器的、已经被写入所述多个写数据缓存器所缓存的数据的地址的信息。
4.根据权利要求1至3中任一权利要求所述的接口装置，其特征在于，所述多个写地址缓存器根据来自所述图像信号处理器的数据的类型，分通道地缓存所述存储器的空闲地址信息，和所述存储器的、已经被写入所述多个写数据缓存器所缓存的数据的地址的信息。
5.根据权利要求1所述的接口装置，其特征在于，所述多个写数据缓存器通过图像视频接口或第一总线接口连接到所述图像信号处理器并通过第二总线接口连接到所述数字信号处理器，所述多个写地址缓存器通过所述第二总线接口连接到所述数字信号处理器。
6.根据权利要求1所述的接口装置，其特征在于，该接口装置还包括：
多个读数据缓存器，用于从所述数字信号处理器读取所述数字信号处理器处理后的数据并缓存所读取的数据；
多个读地址缓存器，用于缓存所述存储器的、所述多个读数据缓存器已经从其中读出所述数字信号处理器处理后的数据的空闲地址信息，和所述存储器的、已经被写入所述数字信号处理器处理后的数据的地址的信息；
读控制器，用于基于所述多个读地址缓存器所缓存的地址信息，来控制所述多个读数据缓存器从所述存储器读取并缓存数据的操作。
7.根据权利要求6所述的接口装置，其特征在于，所述多个读数据缓存器根据所述数字信号处理器处理后的数据的类型，分通道地读取并缓存所述数字信号处理器处理后的数据。
8.根据权利要求6所述的接口装置，其特征在于，每个所述读地址缓存器包括：
读空闲地址子缓存器，用于缓存所述存储器的、所述多个读数据缓存器已经从其中读出所述数字信号处理器处理后的数据的空闲地址信息；
读数据地址子缓存器，用于缓存所述存储器的、已经被写入所述数字信号处理器处理后的数据的地址的信息。
9.根据权利要求6至8中任一权利要求所述的接口装置，其特征在于，所述多个读地址缓存器根据所述数字信号处理器处理后的数据的类型，分通道地缓存所述存储器的、所述多个读数据缓存器已经从其中读出所述数字信号处理器处理后的数据的空闲地址信息，和所述存储器的、已经被写入所述数字信号处理器处理后的数据的地址的信息。
10.根据权利要求6所述的接口装置，其特征在于，所述多个读数据缓存器通过图像视频接口或第一总线接口连接到所述图像信号处理器并通过第二总线接口连接到所述数字信号处理器，所述多个读地址缓存器通过所述第二总线接口连接到所述数字信号处理器。
11.根据权利要求1至3、5至8和10中任一权利要求所述的接口装置，其特征在于，所述存储器包括多个缓存器，每个所述缓存器包括多个子缓存器，关于所述地址的信息包括所述子缓存器的基地址和大小。
12.根据权利要求11所述的接口装置，其特征在于，所述基地址为相对地址。
13.一种接口方法，其特征在于，该接口方法应用于接口装置，该接口方法包括：
所述接口装置中的写入控制器控制所述接口装置中的多个写数据缓存器从图像信号处理器中读取数据并缓存所读取的数据；
所述写入控制器控制所述接口装置中的多个写地址缓存器缓存数字信号处理器中存储器的空闲地址信息，和所述存储器的、已经被写入所述多个写数据缓存器所缓存的数据的地址的信息；以及
所述写入控制器基于所述多个写地址缓存器所缓存的地址信息，来控制所述多个写数据缓存器所缓存的数据向所述存储器的写入操作。
14.根据权利要求13所述的接口方法，其特征在于，该接口方法还包括：所述写入控制器根据来自所述图像信号处理器的数据的类型，控制所述多个写数据缓存器分通道地读取并缓存来自所述图像信号处理器的数据。
15.根据权利要求13所述的接口方法，其特征在于，该接口方法还包括：所述写入控制器根据来自所述图像信号处理器的数据的类型，控制所述多个写地址缓存器分通道地缓存所述存储器的空闲地址信息，和所述存储器的、已经被写入所述多个写数据缓存器所缓存的数据的地址的信息。
16.根据权利要求13所述的接口方法，其特征在于，该接口方法还包括：
所述接口装置中的读控制器控制所述接口装置中的多个读数据缓存器从所述数字信号处理器读取所述数字信号处理器处理后的数据并缓存所读取的数据；
所述读控制器控制所述接口装置中的多个读地址缓存器缓存所述存储器的、所述多个读数据缓存器已经从其中读出所述数字信号处理器处理后的数据的空闲地址信息，和所述存储器的、已经被写入所述数字信号处理器处理后的数据的地址的信息；
所述读控制器基于所述多个读地址缓存器所缓存的地址信息，来控制所述多个读数据缓存器从所述存储器读取数据的操作。
17.根据权利要求16所述的接口方法，其特征在于，该接口方法还包括：所述读控制器根据所述数字信号处理器处理后的数据的类型，控制所述多个读数据缓存器分通道地读取并缓存所述数字信号处理器处理后的数据。
18.根据权利要求16所述的接口方法，其特征在于，该接口方法还包括：所述读控制器根据所述数字信号处理器处理后的数据的类型，控制所述多个读地址缓存器分通道地缓存所述存储器的、所述多个读数据缓存器已经从其中读出所述数字信号处理器处理后的数据的空闲地址信息，和所述存储器的、已经被写入所述数字信号处理器处理后的数据的地址的信息。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111783167A (zh) * 2020-07-24 2020-10-16 Oppo广东移动通信有限公司 Fifo读写控制电路、芯片、电子设备及数据传输方法
CN114779917A (zh) * 2022-04-22 2022-07-22 深圳鲲云信息科技有限公司 一种存储器的睡眠模式控制装置及方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101552915A (zh) * 2009-05-05 2009-10-07 北京红旗胜利科技发展有限责任公司 视频yuv数据的dma传输方法、装置及dma控制器
JP2011065415A (ja) * 2009-09-17 2011-03-31 Yaskawa Electric Corp 非同期バス・インタフェース回路
CN103019645A (zh) * 2013-01-08 2013-04-03 江苏涛源电子科技有限公司 Ccd信号处理电路高速数据流仲裁控制方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101552915A (zh) * 2009-05-05 2009-10-07 北京红旗胜利科技发展有限责任公司 视频yuv数据的dma传输方法、装置及dma控制器
JP2011065415A (ja) * 2009-09-17 2011-03-31 Yaskawa Electric Corp 非同期バス・インタフェース回路
CN103019645A (zh) * 2013-01-08 2013-04-03 江苏涛源电子科技有限公司 Ccd信号处理电路高速数据流仲裁控制方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
樊继明等: "《FPGA深度解析》", 31 May 2015 *

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111783167A (zh) * 2020-07-24 2020-10-16 Oppo广东移动通信有限公司 Fifo读写控制电路、芯片、电子设备及数据传输方法
CN114779917A (zh) * 2022-04-22 2022-07-22 深圳鲲云信息科技有限公司 一种存储器的睡眠模式控制装置及方法
CN114779917B (zh) * 2022-04-22 2024-06-04 深圳鲲云信息科技有限公司 一种存储器的睡眠模式控制装置及方法

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