CN111783167A - Fifo读写控制电路、芯片、电子设备及数据传输方法 - Google Patents
Fifo读写控制电路、芯片、电子设备及数据传输方法 Download PDFInfo
- Publication number
- CN111783167A CN111783167A CN202010725508.3A CN202010725508A CN111783167A CN 111783167 A CN111783167 A CN 111783167A CN 202010725508 A CN202010725508 A CN 202010725508A CN 111783167 A CN111783167 A CN 111783167A
- Authority
- CN
- China
- Prior art keywords
- data
- read
- write
- interface
- interfaces
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims abstract description 19
- 230000005540 biological transmission Effects 0.000 title claims abstract description 15
- 238000012545 processing Methods 0.000 abstract description 16
- 238000003672 processing method Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 21
- 230000003993 interaction Effects 0.000 description 4
- 238000011144 upstream manufacturing Methods 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 3
- 238000012544 monitoring process Methods 0.000 description 3
- 238000004364 calculation method Methods 0.000 description 2
- 238000004891 communication Methods 0.000 description 2
- 238000005336 cracking Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- HCIBTBXNLVOFER-UHFFFAOYSA-N diphenylcyclopropenone Chemical compound O=C1C(C=2C=CC=CC=2)=C1C1=CC=CC=C1 HCIBTBXNLVOFER-UHFFFAOYSA-N 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
- 238000010295 mobile communication Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 238000000638 solvent extraction Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F21/00—Security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
- G06F21/70—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer
- G06F21/71—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure computing or processing of information
- G06F21/72—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure computing or processing of information in cryptographic circuits
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Mathematical Physics (AREA)
- Computer Security & Cryptography (AREA)
- Software Systems (AREA)
- Communication Control (AREA)
Abstract
本申请公开了一种FIFO读写控制电路、芯片、电子设备及数据传输方法。包括：FIFO缓存单元，其设置有多个写数据接口和多个读数据接口，写数据控制单元，其与FIFO缓存单元连接，用于从多个写数据接口中选取至少一个写数据接口作为目标写数据接口，并通过目标写数据接口执行写数据操作，读数据控制单元，其与FIFO缓存单元连接，用于从多个读数据接口中选取至少一个读数据接口作为目标读数据接口，并通过目标读数据接口执行读数据操作。本申请通过设置多个写数据接口和多个读数据接口，并从中选择一定数量的数据接口进行数据读写，从而可以降低FIFO读写控制电路针对数据处理的硬件成本，并提升数据处理速度。
Description
技术领域
本申请涉及数据缓存技术领域，更具体地，涉及一种FIFO读写控制电路、芯片、电子设备及数据传输方法。
背景技术
随着科学技术的发展，基于先进先出(first in first out，FIFO)技术的应用也越来越广泛。目前，FIFO读写控制电路的数据缓存的宽度是固定的，在通过FIFO读写控制电路进行数据的读写操作时，如果数据的数据位宽大于FIFO读写控制电路的数据缓存的宽度时，则需要添加数据拼接电路和数据分割电路参与处理，造成硬件成本和处理时间的增加。
发明内容
鉴于上述问题，本申请提出了一种FIFO读写控制电路、芯片、电子设备及数据传输方法，以解决上述问题。
第一方面，本申请实施例提供了一种FIFO读写控制电路，包括：FIFO缓存单元，所述FIFO缓存单元设置有多个写数据接口和多个读数据接口；写数据控制单元，所述写数据控制单元与所述FIFO缓存单元连接，用于从所述多个写数据接口中选取至少一个写数据接口作为目标写数据接口，并通过所述目标写数据接口执行写数据操作；读数据控制单元，所述读数据控制单元与所述FIFO缓存单元连接，用于从所述多个读数据接口中选取至少一个读数据接口作为目标读数据接口，并通过所述目标读数据接口执行读数据操作。
可选地，所述写数据控制单元设置有第一写数据量接口，所述写数据控制单元通过所述第一写数据量接口接收第一写数据量信号，并根据所述第一写数据量信号，从所述多个写数据接口中选择与所述第一写数据量信号所指示的数量对应的写数据接口作为所述目标写数据接口。
可选地，所述写数据控制单元设置有第二写数据量接口，所述写数据控制单元通过所述第二写数据量接口接收第二写数据量信号，并根据所述第二写数据量信号，按所述多个写数据接口的编号顺序依次从所述多个写数据接口中选择与所述第二写数据量信号所指示的数量对应的写数据接口作为所述目标写数据接口。
可选地，所述写数据控制单元设置有写数据总量接口，所述写数据控制单元通过所述写数据总量接口从所述FIFO缓存单元获取已写入的数据总量。
可选地，所述读数据控制单元设置有第一读数据量接口，所述读数据控制单元通过所述第一读数据量接口接收第一读数据量信号，并根据所述第一读数据量信号，从所述多个读数据接口中选择与所述第一读数据量信号所指示的数量对应的读数据接口作为所述目标读数据接口。
可选地，所述读数据控制单元设置有第二读数据量接口，所述读数据控制单元通过所述第二读数据量接口第二读数据量信号，并根据所述第二读数据量信号，按所述多个读数据接口的编号顺序依次从所述多个读数据接口中选择与所述第二读数据量信号所指示的数量对应的读数据接口作为所述目标读数据接口。
可选地，所述读数据控制单元设置有读数据总量接口，所述读数据控制单元通过所述读数据总量接口从所述FIFO缓存单元获取已读出的数据总量。
第二方面，本申请实施例提供了一种芯片，包括安全引擎和上述FIFO读写控制电路，所述安全引擎包括多个加解密电路，所述多个加解密电路分别与所述FIFO读写控制电路连接，所述FIFO读写控制电路用于为所述多个加解密电路提供数据输入。
第三方面，本申请实施例提供了一种电子设备，包括设备本体和上述芯片，所述芯片设置于设备本体内。
第四方面，本申请实施例提供了一种数据传输方法，应用于上述芯片，所述方法包括：获取待传输业务数据；通过所述目标写数据接口将所述待传输业务数据写入所述FIFO缓存单元，获得原始数据；从所述多个加解密电路中确定目标加解密电路，并通过所述目标加解密电路对所述原始数据进行加密，获得加密数据；通过所述目标读数据接口将所述加密数据从所述FIFO缓存单元读出，并传输所述加密数据。
本申请实施例提供的FIFO读写控制电路、芯片、电子设备以及数据传输方法，包括：FIFO缓存单元，其设置有多个写数据接口和多个读数据接口，写数据控制单元，其与FIFO缓存单元连接，用于从多个写数据接口中选取至少一个写数据接口作为目标写数据接口，并通过目标写数据接口执行写数据操作，读数据控制单元，其与FIFO缓存单元连接，用于从多个读数据接口中选取至少一个读数据接口作为目标读数据接口，并通过目标读数据接口执行读数据操作，从而通过设置多个写数据接口和多个读数据接口，并从中选择一定数量的数据接口进行数据读写，可以降低FIFO读写控制电路针对数据处理的硬件成本，并提升数据处理速度。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。
图1示出了现有的FIFO读写控制电路的示意图；
图2示出了现有的上行通路的安全引擎的数据流的示意图；
图3示出了现有的下行通路的安全引擎的数据流的示意图；
图4示出了本申请一个实施例提供的FIFO读写控制电路的模块框图；
图5示出了本申请又一个实施例提供的FIFO读写控制电路的示意图；
图6示出了本申请再一个实施例提供的FIFO读写控制电路的示意图；
图7示出了本申请另一个实施例提供的FIFO读写控制电路的示意图；
图8示出了本申请又再一个实施例提供的FIFO读写控制电路的模块框图；
图9示出了本申请实施例提供的芯片的模块框图；
图10示出了本申请实施例提供的上行通路的安全引擎的数据流的示意图；
图11示出了本申请实施例提供的下行通路的安全引擎的数据流的示意图；
图12示出了本申请实施例提供的电子设备的结构示意图；
图13示出了本申请实施例提供的数据传输方法的流程示意图。
具体实施方式
为了使本技术领域的人员更好地理解本申请方案，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。
在移动通信中，为了保证信息的安全传输，防止泄露，设计者会在协议栈的分组数据汇聚协议(packet data convergence protocol，PDCP)层的安全引擎中对收发数据进行加解密与完整性保护。考虑到使用的灵活性与加解密算法被破解的可能性，在安全引擎实现的时候通常存在多种并行可选的加解密电路，例如，基于SNOW-3G加解密算法(SNOW-3Gstream cipher，SNOW-3G)的加解密电路，基于祖冲之算法(ZUC stream cipher，ZUC)的加解密电路、基于高级加解密标准(advanced encryption standard，AES)的加解密电路等。
在安全引擎中同时存在多种加解密电路，为了节省片上宝贵的硬件资源，通常在安全引擎顶层放置一个公用的FIFO读写控制电路，该FIFO读写控制电路选择性的为不同加解密电路提供数据输入，在目前的技术方案中，该FIFO读写控制电路的数据缓存的宽度是固定的，结构如图1所示。
在安全引擎的上行通路中，由于FIFO读写控制电路的数据缓存的宽度与加密/保护模块宽度存在不匹配的情况，所以在读数据缓存后有一个数据拼接电路，同理在写数据缓存前有一个数据分割电路，如图2所示。
同样的，由于安全引擎的下行通路结构与上行通路结构的区别仅在于完整性计算，所以类似的，同样需要在读数据缓存后有一个数据拼接电路，在写数据缓存前有一个数据分割电路，如图3所示。
发明人经过研究发现，目前的FIFO读写控制电路存在时间维度和空间维度两个方面的缺陷。首先从空间上衡量，由于需要额外的数据拼接电路与数据分割电路，对设计提出了更多寄存器实现数量的需求，这也等价于实现成本的增加。其次是从时间上衡量，由于数据拼接电路需要多个周期才能完成从读数据缓存中获取加解密电路一次所需的数据量，而不是一次性的读出，所以相比一次性将所有需要的数据读出浪费了时间。同样的，数据分割电路在写数据缓存的过程中，由于数据宽度与FIFO读写控制电路的数据缓存的宽度的数据位宽不匹配，同样需要多个周期才能将加解密电路一个周期计算出的数据写入写数据缓存。因此，目前的FIFO读写控制电路造成硬件成本和处理时间的增加。
针对上述问题，发明人经过长期的研究发现，并提出了本申请实施例提供的FIFO读写控制电路、芯片、电子设备及数据传输方法，通过设置多个写数据接口和多个读数据接口，并从中选择一定数量的数据接口进行数据读写，从而可以降低FIFO读写控制电路针对数据处理的硬件成本，并提升数据处理速度。其中，本实施例提出的FIFO读写控制电路具体结构在后续的实施例中进行详细的说明。
请参阅图4，图4示出了本申请一个实施例提供的FIFO读写控制电路的模块框图。如图4所示，本申请实施例提供了一种FIFO读写控制电路10，该FIFO读写控制电路10包括FIFO缓存单元(FIFO Memory(SRAM))100、写数据控制单元(Write Control)200以及读数据控制单元(Read Control)300，其中，写数据控制单元200与FIFO缓存单元100连接，用于控制FIFO缓存单元100的数据写入，读数据控制单元300与FIFO缓存单元100连接，用于控制FIFO缓存单元100的数据读出。
在一些实施方式中，FIFO缓存单元100与写数据控制单元200可以通过有线连接，例如，可以通过数据线连接，FIFO缓存单元100与写数据控制单元200还可以通过无线连接，例如，可以通过通信模块连接，在此不做限定。在一些实施方式中，FIFO缓存单元100与读数据控制单元300可以通过有线连接，例如，可以通过数据线连接，FIFO缓存单元100与读数据控制单元300还可以通过无线连接，例如，可以通过通信模块连接，在此不做限定。
请参阅图5，图5示出了本申请又一个实施例提供的FIFO读写控制电路的示意图。如图5所示，FIFO缓存单元100设置有多个写数据接口wdata和多个读数据接口rdata，其中，多个写数据接口可以包括wdata_0、wdata_1、wdata_2、wdata_3……wdata_N(图5以多个写数据接口包括wdata_0、wdata_1、wdata_2、wdata_3作为示例)，多个读数据接口可以包括rdata_0、rdata_1、rdata_2、rdata_3……rdata_N(图5以多个读数据接口包括rdata_0、rdata_1、rdata_2、rdata_3作为示例)。
在一些实施方式中，该FIFO缓存单元100设置的写数据接口wdata的数量和设置的读数据接口rdata的数量可以相同，例如，FIFO缓存单元100设置有4个写数据接口wdata，其中，4个写数据接口wdata分别为：wdata_0、wdata_1、wdata_2、wdata_3，并且，FIFO缓存单元100设置有4个读数据接口rdata，其中，4个读数据接口rdata分别为：rdata_0、rdata_1、rdata_2、rdata_3。在一些实施方式中，该FIFO缓存单元100设置的写数据接口wdata的数量和设置的读数据接口rdata的数量可以不相同，例如，FIFO缓存单元100设置有4个写数据接口wdata，其中，4个写数据接口wdata分别为：wdata_0、wdata_1、wdata_2、wdata_3，并且，FIFO缓存单元100设置有3个读数据接口rdata，其中，3个读数据接口rdata分别为：rdata_0、rdata_1、rdata_2。
在一些实施方式中，写数据控制单元200可以从多个写数据接口wdata中选取至少一个写数据接口wdata作为目标写数据接口，并通过目标写数据接口执行写数据操作。作为一种方式，假设多个写数据接口wdata包括wdata_0、wdata_1、wdata_2、wdata_3，那么，写数据控制单元200可以从wdata_0、wdata_1、wdata_2、wdata_3中选取至少一个写数据接口wdata作为目标写数据接口，并通过目标写数据接口执行写数据操作。例如，选取wdata_0和wdata_1作为目标写数据接口，并通过wdata_0和wdata_1执行写数据操作；又例如，选取wdata_0、wdata_1以及wdata_2作为目标写数据接口，并通过wdata_0、wdata_1以及wdata_2执行写数据操作等，在此不做限定。
在一些实施方式中，读数据控制单元300可以从多个读数据接口rdata中选取至少一个读数据接口rdata作为目标读数据接口，并通过目标读数据接口执行读数据操作。作为一种方式，假设多个读数据接口rdata包括rdata_0、rdata_1、rdata_2、rdata_3，那么，读数据控制单元300可以从rdata_0、rdata_1、rdata_2、rdata_3中选取至少一个读数据接口rdata作为目标读数据接口，并通过目标读数据接口执行读数据操作。例如，选取rdata_0和rdata_1作为目标读数据接口，并通过rdata_0和rdata_1执行读数据操作；又例如，选取rdata_0、rdata_1以及rdata_2作为目标读数据接口，并通过rdata_0、rdata_1以及rdata_2执行读数据操作等，在此不做限定。
在一些实施方式中，从多个写数据接口wdata中选取的目标写数据接口的数量和从多个读数据接口rdata中选取的目标读数据接口的数量可以相同，例如，多个写数据接口wdata分别为：wdata_0、wdata_1、wdata_2、wdata_3，且从wdata_0、wdata_1、wdata_2、wdata_3中选取wdata_0和wdata_1作为目标写数据接口，并且，多个个读数据接口rdata分别为：rdata_0、rdata_1、rdata_2、rdata_3，且从rdata_0和rdata_1作为目标读数据接口，则目标写数据接口的数量和目标读数据接口的数量相同。在一些实施方式中，从多个写数据接口wdata中选取的目标写数据接口的数量和从多个读数据接口rdata中选取的目标读数据接口的数量可以不相同，例如，多个写数据接口wdata分别为：wdata_0、wdata_1、wdata_2、wdata_3，且从wdata_0、wdata_1、wdata_2、wdata_3中选取wdata_0、wdata_1以及wdata_2作为目标写数据接口，并且，多个读数据接口rdata分别为：rdata_0、rdata_1、rdata_2、rdata_3，且从中选取rdata_0和rdata_1作为目标读数据接口，则目标写数据接口的数量和目标读数据接口的数量不相同。
因此，本申请实施例提供的FIFO读写控制电路10通过设置多个写数据接口wdata和多个读数据接口rdata，并从多个写数据接口wdata中选择目标写数据接口执行写数据操作，从多个读数据接口rdata中选择目标读数据接口执行读数据操作，从而针对不同数据位宽的数据，可以通过选取目标写数据接口一次性的将数据写入FIFO缓存单元100，通过选取目标读数据接口一次性的将数据读出FIFO缓存单元100，可以降低FIFO读写控制电路10针对数据处理的硬件成本，并提升数据处理速度。
请参阅图6，图6示出了本申请再一个实施例提供的FIFO读写控制电路的示意图。如图6所示，该写数据控制单元200设置有第一写数据量接口wnum1，该写数据控制单元200可以通过第一写数据量接口wnum1接收第一写数据量信号，并根据第一写数据量信号，从多个写数据接口wdata中选择与第一写数据量信号所指示的数量对应的写数据接口wdata，作为目标写数据接口用于执行写数据操作。因此，在本实施例中，通过第一数据量接口wnum1，可以为包括FIFO读写控制电路10的电子设备提供与用户之间进行交互的通道，相应地，用户可以通过电子设备以第一写数据量接口wnum1对FIFO读写控制电路10进行第一写数据量信号的输入，FIFO读写控制电路10响应于该第一写数据量信号从多个写数据接口wdata中确定目标写数据接口。
在一些实施方式中，写数据控制单元200通过设置第一数据量接口wnum1，可以指示写数据操作(winc＝1)时有几组写数据接口wdata是有效的，其中，有效的写数据接口wdata可以视作目标写数据接口。其中，winc可以作为FIFO读写控制电路10的写有效信号，在winc＝1的情况下，如果wnum1＝0，可以确定有效的写数据接口wdata为1组，例如，可以确定wdata_1有效；如果wnum1＝1，可以确定有效的写数据接口wdata为2组，例如，可以确定wdata_1与wdata_2有效；如果wnum1＝2，可以确定有效的写数据接口wdata为3组，例如，可以确定wdata_1、wdata_2与wdata_3有效；如果wnum1＝3，可以确定有效的写数据接口wdata为4组，例如，可以确定wdata_0、wdata_1、wdata_2与wdata_3有效等，在此不做限定。
请继续参阅图6，如图6所示，该读数据控制单元300设置有第一读数据量接口rnum1，该读数据控制单元300可以通过第一读数据量接口rnum1接收第一读数据量信号，并根据第一读数据量信号，从多个读数据接口rdata中选择与第一读数据量信号所指示的数量对应的读数据接口rdata，作为目标读数据接口用于执行读数据操作。因此，在本实施例中，通过第一数据量接口rnum1，可以为包括FIFO读写控制电路10的电子设备提供与用户之间进行交互的通道，相应地，用户可以通过电子设备以第一读数据量接口rnum1对FIFO读写控制电路10进行第一读数据量信号的输入，FIFO读写控制电路10响应于该第一读数据量信号从多个读数据接口rdata中确定目标读数据接口。
在一些实施方式中，读数据控制单元300通过设置第一数据量接口rnum1，可以指示读数据操作(rinc＝1)时有几组读数据接口rdata是有效的，其中，有效的读数据接口rdata可以视作目标读数据接口。其中，rinc可以作为FIFO读写控制电路10的读有效信号，在rinc＝1的情况下，如果rnum1＝0，可以确定有效的读数据接口rdata为1组，例如，可以确定rdata_1有效；如果rnum1＝1，可以确定有效的读数据接口rdata为2组，例如，可以确定rdata_1与rdata_2有效；如果rnum1＝2，可以确定有效的读数据接口rdata为3组，例如，可以确定rdata_1、rdata_2与rdata_3有效；如果rnum1＝3，可以确定有效的读数据接口rdata为4组，例如，可以确定rdata_0、rdata_1、rdata_2与rdata_3有效等，在此不做限定。
请参阅图7，图7示出了本申请另一个实施例提供的FIFO读写控制电路的示意图。如图7所示，该写数据控制单元200设置有第二写数据量接口wnum2，该写数据控制单元200可以通过第二写数据量接口wnum2接收第二写数据量信号，并根据第二写数据量信号，按多个写数据接口wdata的编号顺序依次从多个写数据接口wdata中选择与第二写数据量信号所指示的数量对应的写数据接口wdata，作为目标写数据接口用于执行写数据操作。因此，在本实施例中，通过第二数据量接口wnum2，可以为包括FIFO读写控制电路10的电子设备提供与用户之间进行交互的通道，相应地，用户可以通过电子设备以第二写数据量接口wnum2对FIFO读写控制电路10进行第二写数据量信号的输入，FIFO读写控制电路10响应于该第二写数据量信号按多个写数据接口wdata的编号顺序从多个写数据接口wdata中选择确定目标写数据接口。
在一些实施方式中，写数据控制单元200通过设置第二写数据量接口wnum2，可以指示写数据操作(winc＝1)时有几组写数据接口wdata是有效的，以及指示具体的有效写数据接口wdata，其中，有效的写数据接口wdata可以视作目标写数据接口。其中，winc可以作为FIFO读写控制电路10的写有效信号，在winc＝1的情况下，假设按照编号顺序从小到大的顺序选择目标写数据接口wdata，那么，如果wnum2＝0，则wdata_0有效；如果wnum2＝1，则wdata_0与wdata_1有效；如果wnum2＝2，则wdata_0、wdata_1与wdata_2有效；如果wnum2＝3，则wdata_0、wdata_1、wdata_2与wdata_3有效等，在此不做限定。在winc＝1的情况下，假设按照编号顺序从大到小的顺序选择目标写数据接口，那么，如果wnum2＝0，则wdata_3有效；如果wnum2＝1，则wdata_3与wdata_2有效；如果wnum2＝2，则wdata_3、wdata_2与wdata_1有效；如果wnum2＝3，则wdata_3、wdata_2、wdata_1与wdata_0有效等，在此不做限定。
请继续参阅图7，如图7所示，该读数据控制单元300设置有第二读数据量接口rnum2，该读数据控制单元300可以通过第二读数据量接口rnum2接收第二读数据量信号，并根据第二读数据量信号，按多个读数据接口rdata的编号顺序依次从多个读数据接口rdata中选择与第二读数据量信号所指示的数量对应的读数据接口rdata，作为目标读数据接口用于执行读数据操作。因此，在本实施例中，通过第二数据量接口rnum2，可以为包括FIFO读写控制电路10的电子设备提供与用户之间进行交互的通道，相应地，用户可以通过电子设备以第二读数据量接口rnum2对FIFO读读控制电路10进行第二读数据量信号的输入，FIFO读读控制电路10响应于该第二读数据量信号按多个读数据接口rdata的编号顺序从多个读数据接口rdata中选择确定目标读数据接口。
在一些实施方式中，读数据控制单元300通过设置第二读数据量接口rnum2，可以指示读数据操作(rinc＝1)时有几组读书接口rdata是有效的，以及指示具体的有效读数据接口rdata，其中，有效的读数据接口radata可以视作目标读数据接口。其中，rinc可以作为FIFO的读有效信号，在rinc＝1的情况下，假设按照编号顺序从小到大的顺序选择目标读数据接口rdata，那么，如果rnum2＝0，则rdata_0有效；如果rnum2＝1，则rdata_0与rdata_1有效；如果rnum2＝2，则rdata_0、rdata_1与rdata_2有效；如果rnum2＝3，则rdata_0、rdata_1、rdata_2与rdata_3有效等，在此不做限定。在rinc＝1的情况下，假设按照编号顺序从大到小的顺序选择目标读数据接口rdata，那么，如果rnum2＝0，则rdata_3有效；如果rnum2＝1，则rdata_3与rdata_2有效；如果rnum2＝2，则rdata_3、rdata_2与rdata_1有效；如果rnum2＝3，则rdata_3、rdata_2、rdata_1与rdata_0有效等，在此不做限定。
请参阅图8，图8示出了本申请又再一个实施例提供的FIFO读写控制电路的示意图。如图8所示，该写数据控制单元200设置有写数据总量接口wcnt，该写数据控制单元200可以通过写数据总量接口wcnt从FIFO缓存单元100中获取已写入的数据总量。其中，假设FIFO缓存单元100包括8个单位的容量，且通过写数据总量接口wcnt获取到已写入的数据总量为7个单位的容量，则可以确定再次写入FIFO缓存单元100的数据容量不超过一个单位的容量。因此，在本实施例中，通过写数据总量接口wcnt，可以为包括FIFO读写控制电路10的电子设备提供已写入FIFO缓存单元100中的数据总量的监控通道，相应地，用户可以通过电子设备以写数据总量接口wcnt确定写入FIFO缓存单元100的数据容量。
在一些实施方式中，为了避免写入FIFO缓存单元100中的数据产生上溢出，除了写满信号(wfull)以外，本实施还增加了写数据总量接口wcnt，包括FIFO读写控制电路10的电子设备可以通过写数据总量接口wcnt的反馈来判断写数据的时刻与单笔写数据量。比如FIFO缓存单元100可以存4个单位的容量，如果FIFO缓存单元100中已经存在了4个单位的数据，则写满信号有效；如果FIFO缓存单元100中只存才3个单位的数据，则写满信号无效，但是这个时候可以通过写数据总量接口wcnt看到FIFO缓存单元100中具体有多少个数据，在这个情况下，写数据总量接口wcnt＝3。
请再参阅图8，如图8所示，该读数据控制单元300设置有读数据总量接口rcnt，该读数据控制单元200可以通过读数据总量接口rcnt从FIFO缓存单元100中获取已读出的数据总量。其中，假设FIFO缓存单元100包括8个单位的容量，且通过读数据总量接口rcnt获取到已读出的数据总量为7个单位的容量，则可以确定再次读出FIFO缓存单元100的数据容量不超过一个单位的容量。因此，在本实施例中，通过读数据总量接口rcnt，可以为包括FIFO读写控制电路10的电子设备提供已读出FIFO缓存单元100中的数据总量的监控通道，相应地，用户可以通过电子设备以读数据总量接口rcnt确定读出FIFO缓存单元100的数据容量。
在一些实施方式中，为了避免读入FIFO缓存单元100中的数据产生下溢出，除了读空信号(rempty)以外，本实施还增加了读数据总量接口rcnt，包括FIFO读写控制电路10的电子设备可以通过读数据总量接口rcnt的反馈来判断读数据的时刻与单笔读数据量。比如FIFO缓存单元100存了4个单位的数据，且已读出4个单位的数据，则读空信号有效；如果FIFO缓存单元100存了4个单位的数据，且已读出3个单位的数据，则读空信号无效，但是这个时候可以通过读数据总量接口rcnt看到FIFO缓存单元100中具体有多少个数据，在这个情况下，读数据总量接口rcnt＝3。
请再参阅图5-图8，其中，FIFO读写控制电路10还包括：写时钟有效接口wclken、写地址接口waddr、读地址接口raddr、写使能接口winc、读使能接口rinc、写指针接口wptr、读指针接口rptr、时钟接口clock、复位接口rstn等，在此不再赘述。
因此，本申请实施例提供的FIFO读写控制电路10还通过设置第一写数据量接口、第二写数据量接口和/或写数据总量接口的方式，对有效写数据接口的配置进行有效的监测和控制，提升写数据的准确性和有效性。同时，还通过设置第一读数据量接口、第二读数据量接口和/或读数据总量接口的方式，对有效读数据接口的配置进行有效的监测和控制，提升读数据的准确性和有效性。
请参阅图9，图9示出了本申请实施例提供的芯片的模块框图。如图9所示，本申请实施例提供了一种芯片20，其中，该芯片20包括安全引擎21和FIFO读写控制电路10，安全引擎21包括多个加解密电路211，多个加解密电路211分别与FIFO读写控制电路10连接，FIFO读写控制电路10用于为多个加解密电路提供数据输入。其中，从宏观上讲，在PDCP的上行通路中，FIFO读写控制电路10可以获取电子设备(UE)的数据，并输入安全引擎21中的多个加解密电路211进行加密处理后传输至基站(NodeB)，在PDCP的下行通路中，FIFO读写控制电路10可以获取基站的数据，并输入安全引擎21中的多个加解密电路211进行加密处理后传输至电子设备。从微观上讲，在PDCP的上行通路中，FIFO读写控制电路10可以获取网络协议(internet protocol，IP)层的数据，并输入安全引擎21中的多个加解密电路211进行加密处理后传输至无线链路层控制协议(radio link control，RLC)层，在PDCP的下行通路中，FIFO读写控制电路10可以获取RLC层的数据，并输入安全引擎21中的多个加解密电路211进行加密处理后传输至IP层。
请参阅图10，图10示出了本申请实施例提供的上行通路的安全引擎数据流的示意图。如图10所示，在使用FIFO读写控制电路10后，可以将安全引擎在上行通路中的数据拼接电路和数据分割电路去掉，达到降低处理时间的同时缩小FPCP安全引擎的使用面积的问题。
请参阅图11，图11示出了本申请实施例提供的下行通路的安全引擎数据流的示意图。如图11所示，在使用FIFO读写控制电路10后，可以将安全引擎在下行通路中的数据拼接电路和数据分割电路去掉，达到降低处理时间的同时缩小FPCP安全引擎的使用面积的问题。
在一些实施方式中，以芯片中使用32位数据读写数据缓存，同时实现32位ZUC加解密算法与128位AES加解密算法为例。目前，AES加解密算法为了得到128位的数据，一次计算需要读4次数据缓存，将数据输入数据拼接电路。而本实施例所提供的芯片20，同时去掉数据拼接电路，相比之下，芯片20只增加了有限的组合控制逻辑，去掉了128位寄存器组成的数据拼接电路，使用芯片20后降低了数据缓存的读取次数，减少了其内部寄存器的反转次数，也就降低了该部分电路的动态功耗，同样的，对与写数据缓存10一侧，使用芯片20后，可以一次性的将128位宽的数据写入写FIFO缓存单元100，去掉了128位的数据分割电路，从时间、空间与功耗三个维度上都产生了优化效果。
请参阅图12，图12示出了本申请实施例提供的电子设备的结构示意图。如图12所示，本申请实施例提供了一种电子设备30，其中，该电子设备30包括设备本体31和芯片20，该芯片20设置于设备本体30内。
请参图13，图13示出了本申请实施例提供的数据传输方法的流程示意图。该方法应用于上述芯片20，下面将针对图13所示的流程进行详细的阐述，所述数据传输方法具体可以包括以下步骤：
步骤S110：获取待传输业务数据。
在本实施例中，待传输数据可以是需要经过DPCP安全引擎进行收发的数据。
步骤S120：通过所述目标写数据接口将所述待传输业务数据写入所述FIFO缓存单元，获得原始数据。
在一些实施方式中，芯片在接收到待传输业务数据后，可以通过从多个写数据接口中选取的目标写数据接口，将待传输业务数据写入FIFO缓存单元，并将已写入FIFO缓存单元的待传输业务数据作为原始数据。
步骤S130：从所述多个加解密电路中确定目标加解密电路，并通过所述目标加解密电路对所述原始数据进行加密，获得加密数据。
在一些实施方式中，多个加解密电路可以包括SNOW-3G电路，ZUC电路、AES电路。相应地，可以从SNOW-3G电路，ZUC电路以及AES电路中选取一个加解密电路作为目标加解密电路，并通过目标加解密电路对原始数据进行加密处理，获得加密数据。例如，假设选取AES电路作为目标加解密电路，则可以通过AES电路对原始数据进行加密处理，获得加密数据。
步骤S140：通过所述目标读数据接口将所述加密数据从所述FIFO缓存单元读出，并传输所述加密数据。
在一些实施方式中，芯片在获取原始数据后，可以通过从多个读数据接口中选取的目标读数据接口，将加密数据从FIFO缓存单元中读出，并通过上行通道或下行通道传输该加密数据。
本申请实施例提供的数据传输方法，获取待传输业务数据，通过目标写数据接口将待传输业务数据写入FIFO缓存单元，获得原始数据，从多个加解密电路中确定目标加解密电路，并通过目标加解密电路对原始数据进行加密，获得加密数据，通过目标读数据接口将加密数据从FIFO缓存单元读出，并传输该加密数据，从而通过具有多个写数据接口和多个读数据接口的芯片进行待传输数据的加解密，可以提升数据处理速度。
综上所述，本申请实施例提供的FIFO读写控制电路、芯片、电子设备及数据传输方法，包括：FIFO缓存单元，其设置有多个写数据接口和多个读数据接口，写数据控制单元，其与FIFO缓存单元连接，用于从多个写数据接口中选取至少一个写数据接口作为目标写数据接口，并通过目标写数据接口执行写数据操作，读数据控制单元，其与FIFO缓存单元连接，用于从多个读数据接口中选取至少一个读数据接口作为目标读数据接口，并通过目标读数据接口执行读数据操作，从而通过设置多个写数据接口和多个读数据接口，并从中选择一定数量的数据接口进行数据读写，可以降低FIFO读写控制电路针对数据处理的硬件成本，并提升数据处理速度。
最后应说明的是：以上实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述实施例对本申请进行了详细的说明，本领域的普通技术人员当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不驱使相应技术方案的本质脱离本申请各实施例技术方案的精神和范围。
Claims (10)
1.一种FIFO读写控制电路，其特征在于，包括：
FIFO缓存单元，所述FIFO缓存单元设置有多个写数据接口和多个读数据接口；
写数据控制单元，所述写数据控制单元与所述FIFO缓存单元连接，用于从所述多个写数据接口中选取至少一个写数据接口作为目标写数据接口，并通过所述目标写数据接口执行写数据操作；
读数据控制单元，所述读数据控制单元与所述FIFO缓存单元连接，用于从所述多个读数据接口中选取至少一个读数据接口作为目标读数据接口，并通过所述目标读数据接口执行读数据操作。
2.根据权利要求1所述的FIFO读写控制电路，其特征在于，所述写数据控制单元设置有第一写数据量接口，所述写数据控制单元通过所述第一写数据量接口接收第一写数据量信号，并根据所述第一写数据量信号，从所述多个写数据接口中选择与所述第一写数据量信号所指示的数量对应的写数据接口作为所述目标写数据接口。
3.根据权利要求1所述的FIFO读写控制电路，其特征在于，所述写数据控制单元设置有第二写数据量接口，所述写数据控制单元通过所述第二写数据量接口接收第二写数据量信号，并根据所述第二写数据量信号，按所述多个写数据接口的编号顺序依次从所述多个写数据接口中选择与所述第二写数据量信号所指示的数量对应的写数据接口作为所述目标写数据接口。
4.根据权利要求1所述的FIFO读写控制电路，其特征在于，所述写数据控制单元设置有写数据总量接口，所述写数据控制单元通过所述写数据总量接口从所述FIFO缓存单元获取已写入的数据总量。
5.根据权利要求1-4任一项所述的FIFO读写控制电路，其特征在于，所述读数据控制单元设置有第一读数据量接口，所述读数据控制单元通过所述第一读数据量接口接收第一读数据量信号，并根据所述第一读数据量信号，从所述多个读数据接口中选择与所述第一读数据量信号所指示的数量对应的读数据接口作为所述目标读数据接口。
6.根据权利要求1-4任一项所述的FIFO读写控制电路，其特征在于，所述读数据控制单元设置有第二读数据量接口，所述读数据控制单元通过所述第二读数据量接口第二读数据量信号，并根据所述第二读数据量信号，按所述多个读数据接口的编号顺序依次从所述多个读数据接口中选择与所述第二读数据量信号所指示的数量对应的读数据接口作为所述目标读数据接口。
7.根据权利要求1-4任一项所述的FIFO读写控制电路，其特征在于，所述读数据控制单元设置有读数据总量接口，所述读数据控制单元通过所述读数据总量接口从所述FIFO缓存单元获取已读出的数据总量。
8.一种芯片，其特征在于，包括安全引擎和如权利要求1-7任一项所述的FIFO读写控制电路，所述安全引擎包括多个加解密电路，所述多个加解密电路分别与所述FIFO读写控制电路连接，所述FIFO读写控制电路用于为所述多个加解密电路提供数据输入。
9.一种电子设备，其特征在于，包括设备本体和如权利要求8所述的芯片，所述芯片设置于设备本体内。
10.一种数据传输方法，其特征在于，应用于如权利要求8所述的芯片，所述方法包括：
获取待传输业务数据；
通过所述目标写数据接口将所述待传输业务数据写入所述FIFO缓存单元，获得原始数据；
从所述多个加解密电路中确定目标加解密电路，并通过所述目标加解密电路对所述原始数据进行加密，获得加密数据；
通过所述目标读数据接口将所述加密数据从所述FIFO缓存单元读出，并传输所述加密数据。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010725508.3A CN111783167A (zh) | 2020-07-24 | 2020-07-24 | Fifo读写控制电路、芯片、电子设备及数据传输方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010725508.3A CN111783167A (zh) | 2020-07-24 | 2020-07-24 | Fifo读写控制电路、芯片、电子设备及数据传输方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN111783167A true CN111783167A (zh) | 2020-10-16 |
Family
ID=72764898
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202010725508.3A Pending CN111783167A (zh) | 2020-07-24 | 2020-07-24 | Fifo读写控制电路、芯片、电子设备及数据传输方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN111783167A (zh) |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20040022099A1 (en) * | 2002-07-30 | 2004-02-05 | Fujitsu Limited | FIFO memory and semiconductor device |
| CN1513135A (zh) * | 2001-06-06 | 2004-07-14 | 皇家菲利浦电子有限公司 | 在每个总线周期中可读取和/或写入可选数目的数据字的先进先出缓冲区 |
| CN104407809A (zh) * | 2014-11-04 | 2015-03-11 | 盛科网络（苏州）有限公司 | 多通道fifo缓冲器及其控制方法 |
| CN206431615U (zh) * | 2016-12-28 | 2017-08-22 | 无锡芯响电子科技有限公司 | 一种多路读写多容量选择的fifo控制器 |
| CN109446125A (zh) * | 2018-10-09 | 2019-03-08 | 武汉正维电子技术有限公司 | Ddr读写仲裁器及方法 |
| CN110362519A (zh) * | 2018-04-09 | 2019-10-22 | 北京松果电子有限公司 | 接口装置和接口方法 |
-
2020
- 2020-07-24 CN CN202010725508.3A patent/CN111783167A/zh active Pending
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1513135A (zh) * | 2001-06-06 | 2004-07-14 | 皇家菲利浦电子有限公司 | 在每个总线周期中可读取和/或写入可选数目的数据字的先进先出缓冲区 |
| US20040022099A1 (en) * | 2002-07-30 | 2004-02-05 | Fujitsu Limited | FIFO memory and semiconductor device |
| CN104407809A (zh) * | 2014-11-04 | 2015-03-11 | 盛科网络（苏州）有限公司 | 多通道fifo缓冲器及其控制方法 |
| CN206431615U (zh) * | 2016-12-28 | 2017-08-22 | 无锡芯响电子科技有限公司 | 一种多路读写多容量选择的fifo控制器 |
| CN110362519A (zh) * | 2018-04-09 | 2019-10-22 | 北京松果电子有限公司 | 接口装置和接口方法 |
| CN109446125A (zh) * | 2018-10-09 | 2019-03-08 | 武汉正维电子技术有限公司 | Ddr读写仲裁器及方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN112612734B (zh) | 文件传输方法、装置、计算机设备及存储介质 | |
| CN111930676B (zh) | 多处理器间的通信方法、装置、系统及存储介质 | |
| EP1980952B1 (en) | Methods and apparatus for high speed data processing by a user equipment UE | |
| US7957392B2 (en) | Method and apparatus for high-performance bonding resequencing | |
| CN101409675A (zh) | 网络分组净荷压缩 | |
| WO2017045484A1 (zh) | 一种基于xts-sm4的存储加解密方法及装置 | |
| US7532727B2 (en) | Hardware-based encryption/decryption employing dual ported key storage | |
| CN112329038B (zh) | 一种基于usb接口的数据加密控制系统及芯片 | |
| US8683221B2 (en) | Configurable memory encryption with constant pipeline delay in a multi-core processor | |
| JP4443088B2 (ja) | 短い演算に対するｄｅｓハードウェア・スループットの向上 | |
| US20200313860A1 (en) | A hardware multiple cipher engine | |
| Yang et al. | Design of a pre-scheduled data bus for advanced encryption standard encrypted system-on-chips | |
| CN112217630A (zh) | 用于链路保护的开销减少 | |
| US20030225995A1 (en) | Inter-chip processor control plane communication | |
| CN116431079A (zh) | 数据读取、写入方法及装置、带宽转换装置和电子设备 | |
| EP4083842A1 (en) | Inline encryption/decryption for a memory controller | |
| CN106933510B (zh) | 一种存储控制器 | |
| CN109728853B (zh) | 一种数据处理的方法、设备及存储介质 | |
| CN111181874A (zh) | 一种报文处理方法、装置及存储介质 | |
| CN111783167A (zh) | Fifo读写控制电路、芯片、电子设备及数据传输方法 | |
| Tang et al. | Towards high-performance packet processing on commodity multi-cores: current issues and future directions | |
| CN110096456A (zh) | 一种高速率大容量缓存方法与装置 | |
| Su et al. | Network-on-chip router design with buffer-stealing | |
| CN112035866B (zh) | 一种数据加密方法、装置、设备和计算机可读存储介质 | |
| CN117499351A (zh) | 报文转发装置及方法、通信芯片及网络设备 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |