CN102314400B - 一种分散聚合式dma方法及装置 - Google Patents
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Abstract
本发明涉及数据传输技术领域，公开了一种分散聚合式DMA方法及装置。该方法包括：CPU将DMA链表存储到FPGA之外的存储单元中；DMA控制器从所述CPU获得总线控制权后，读取所述DMA链表，并根据所述DMA链表将外部存储器中存储的数据传送到显存或内存中；在所述DMA链表对应的数据传送完成后，DMA控制器释放总线控制权给所述CPU。本发明可以节省FPGA的内部存储资源，并满足复杂应用对较大DMA链表的需求。
Description
技术领域
本发明涉及数据传输技术领域，具体涉及一种分散聚合式DMA方法及装置。
背景技术
DMA(Direct Memory Access，直接内存存取)是高速数据传输的一种理想方式，DMA将数据在内存与I/O设备间的直接传输，数据操作由DMA控制器完成而不需要CPU的参与，大大提高了CPU的利用率。比如，在图像处理领域，现有的图像处理过程大致如下：采集图像数据，用DMA方式通过PCIE(Peripheral Component Interconnection Express，外设组件互连标准扩展)总线将采集到的图像数据传送到显存或者内存，然后利用GPU(GraphicProcessing Unit，图形处理器)或者CPU对图像数据进行处理。
DMA有两种实现方式，一种是块传输式DMA(block DMA)方式，另一种是SG-DMA(Scatter Gather DMA，分散聚合式DMA)方式。
DMA传输数据的过程中通常要求源物理地址和目标物理地址是连续的，但在某些应用中会出现源物理地址和目标物理地址不连续的情况，则DMA传输要分成多次完成。针对这类应用，SG-DMA方式通过一个DMA链表描述物理不连续的存储器。DMA控制器传输完一块物理连续的数据后，根据DMA链表传输下一块物理连续的数据，最后发起一次中断。
在现有技术中，通常是将上述DMA链表存放在FPGA(Field ProgrammableGate Array，即现场可编程门阵列)内部的存储单元中，这种存放方式至少存在以下缺点：
1.占用FPGA的内部存储资源。
2.一般FPGA内部的存储资源有限，因此能够存放的DMA链表比较小，在DMA链表较大的情况下，这种方式不能够满足要求。
发明内容
本发明实施例针对上述现有技术存在的问题，提供一种分散聚合式DMA方法及装置，以节省FPGA的内部存储资源，并满足复杂应用对较大DMA链表的需求。
为此，本发明实施例提供如下技术方案：
一种分散聚合式DMA方法，包括：
CPU将DMA链表存储到FPGA之外的存储单元中；
DMA控制器从所述CPU获得总线控制权后，读取所述DMA链表，并根据所述DMA链表将外部存储器中存储的数据传送到显存或内存中；
在所述DMA链表对应的数据传送完成后，DMA控制器释放总线控制权给所述CPU。
可选地，所述CPU将DMA链表存储到FPGA之外的存储单元中包括：所述CPU将DMA链表存储到所述外部存储器中；
所述DMA控制器读取所述DMA链表包括：所述DMA控制器根据DMA链表存储在所述外部存储器的地址读取所述DMA链表。
可选地，所述CPU将DMA链表存储到FPGA之外的存储单元中包括：所述CPU将DMA链表存储到所述显存或内存中；
所述DMA控制器读取所述DMA链表包括：所述DMA控制器通过总线读取所述DMA链表。
优选地，所述方法还包括：数据采集器将采集的数据存储到所述外部存储器中。
优选地，所述数据采集器和所述DMA控制器由所述FPGA实现。
一种分散聚合式DMA装置，包括：CPU、DMA控制器、外部存储器、FPGA之外的存储单元、以及显存或内存；
所述CPU，用于将DMA链表存储到所述FPGA之外的存储单元中；
所述DMA控制器，用于从所述CPU获得总线控制权后，读取所述DMA链表，并根据所述DMA链表将所述外部存储器中存储的数据传送到所述显存或内存中，在所述DMA链表对应的数据传送完成后，释放总线控制权给所述CPU。
可选地，所述FPGA之外的存储单元为所述外部存储器；
所述DMA控制器根据DMA链表存储在所述外部存储器的地址读取所述DMA链表。
可选地，所述FPGA之外的存储单元为所述显存或内存；
所述DMA控制器通过总线读取所述DMA链表。
优选地，所述装置还包括：
数据采集器，用于将采集的数据存储到所述外部存储器中。
优选地，所述数据采集器和所述DMA控制器由所述FPGA实现。
本发明实施例提供的分散聚合式DMA方法及装置，CPU将DMA链表存储到FPGA之外的存储单元中，DMA控制器从CPU获得总线控制权后，从所述存储单元中读取该DMA链表，并根据该DMA链表将外部存储器中存储的数据传送到显存或内存中，从而可以节省FPGA的内部存储资源，并满足复杂应用对较大DMA链表的存储需求。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明中记载的一些实施例，对于本领域普通技术人员来讲，还可以根据这些附图获得其他的附图。
图1是现有技术中CPU和DMA控制器数据交换的示意图；
图2是本发明实施例分散聚合式DMA方法的流程图；
图3是本发明实施例中DMA链表的一种结构示意图；
图4是本发明实施例分散聚合式DMA装置的一种结构示意图；
图5是本发明实施例分散聚合式DMA装置的一种具体应用示意图。
具体实施方式
为了使本技术领域的人员更好地理解本发明实施例的方案，下面结合附图和实施方式对本发明实施例作进一步的详细说明。
本发明实施例分散聚合式DMA方法及装置，CPU将DMA链表存储到FPGA之外的存储单元中，DMA控制器从CPU获得总线控制权后，从所述存储单元中读取该DMA链表，并根据该DMA链表将外部存储器中存储的数据传送到显存或内存中，从而可以节省FPGA的内部存储资源，并满足复杂应用对较大DMA链表的存储需求。
DMA数据传输无需CPU的参与，是一种更加高效的数据传输方式。DMA控制器和CPU是两个平行的单元，如图1所示，是现有技术中CPU和DMA数据交换的示意图。其中，CPU总是通过数据缓存来访问内存中的数据，而DMA控制器则直接访问内存。
如果内存中的数据被DMA控制器更新，而数据缓存中的数据尚未被更新，CPU获得的某些地址的值可能并不是内存中的真实值。为了避免这个问题，可在DMA控制器更新完内存中的数据后或CPU读取被更新过的数据前刷新数据缓存，或是使用不被数据缓存映射的非缓存内存区域。
如图2所示，是本发明实施例分散聚合式DMA方法的流程图，包括以下步骤：
步骤201，CPU将DMA链表存储到FPGA之外的存储单元中。
步骤202，DMA控制器从所述CPU获得总线控制权后，读取所述DMA链表，并根据所述DMA链表将外部存储器中存储的数据传送到显存或内存中。
所述外部存储器可以是DDR(Double Data Rate，双倍速率同步动态随机存储器)、SDRAM(Synchronous Dynamic Random Access Memory，同步动态随机存取存储器)等。该外部存储器中存储的数据可以是图像数据，也可以是其它数据，对此本发明实施例不做限定。
步骤203，在所述DMA链表对应的数据传送完成后，DMA控制器释放总线控制权给所述CPU。
上述DMA链表可以由CPU根据需要传输的数据的外部存储地址、数据大小、以及显存或内存的地址等信息预先生成，如图3所示，该DMA链表可以是单向结构或环形结构。其中包括：数据源地址和目的地址，还可进一步包括：控制字和下一节点指针等信息，其中，控制字中包含数据位宽、数据块大小、当前块传输结束是否引发中断等控制信息。DMA块传输可看作是只含有一个节点，且下一节点指针总是指向当前节点的散列传输。
在本发明实施例中，CPU将DMA链表存储到FPGA之外的存储单元，该存储单元可以是存储上述需要传送的数据的外部存储器，比如DDR或SDRAM，当然，也可以是其它外部存储器。这样，DMA控制器从CPU获得总线控制权后，可以根据DMA链表存储在所述外部存储器的地址读取所述DMA链表，比如，可以将外部存储器的存储空间分为两部分，一部分存储所述DMA链表，一部分存储需要传送到内存中的数据，这两部分存储空间的起始地址可以预先设定好。另外，CPU还可以将DMA链表存储到上述显存或内存中。相应地，DMA控制器从CPU获得总线控制权后，可以通过总线读取所述DMA链表。所述总线可以是PCIE总线，还可以是PCI(Peripheral ComponentInterconnect，外设部件互连标准)总线等。
当然，CPU还可以将所述DMA链表存储到FPGA之外的其它存储单元中，对此本发明实施例不做限定。
前面提到，DMA控制器需要根据所述DMA链表将DDR中存储的数据传送到显存或内存中，所述DDR中存储的数据可以是图像数据，也可以是其它数据。需要说明的是，这些数据可以是由数据采集器实时采集并存储到所述DDR中的，而所述数据采集器可由上述FPGA实现，当然也可以采用其它方式实现。不同设备比如CPU、DMA控制器和数据采集器对DDR的访问可以由仲裁器来控制，也就是说，由仲裁器分配各个设备的读写控制权，以免发生冲突。所述仲裁器也可以由FPGA等可编程逻辑器件实现。
需要说明的是，上述DMA控制器也可由上述FPGA实现。
本发明实施例分散聚合式DMA方法，CPU将DMA链表存储到FPGA之外的存储单元中，DMA控制器从CPU获得总线控制权后，从所述存储单元中读取该DMA链表，并根据该DMA链表将外部存储器中存储的数据传送到显存或内存中，从而可以节省FPGA的内部存储资源，并满足复杂应用对较大DMA链表的存储需求。
相应地，本发明实施例还提供一种分散聚合式DMA装置。
如图4所示，是该装置的一种结构示意图。
在该实施例中，所述装置包括：CPU401、DMA控制器402、外部存储器403、显存或内存404、FPGA之外的存储单元405，这些器件通过总线互连，所述总线可以是PCIE、PCI等外围设备互连总线。其中：
CPU401用于将DMA链表存储到存储单元405中；
DMA控制器402用于从CPU401获得总线控制权后，从所述存储单元405中读取所述DMA链表，并根据所述DMA链表将外部存储器403中存储的数据传送到显存或内存404中，在所述DMA链表对应的数据传送完成后，释放总线控制权给CPU401。
上述外部存储器403可以是DDR、SDRAM等。该外部存储器403中存储的数据可以是图像数据，也可以是其它数据，对此本发明实施例不做限定。
上述DMA链表可以由CPU401根据需要传输的数据的外部存储地址、数据大小、以及显存或内存空间等信息预先生成。
上述存储单元405可以是存储上述需要传送的数据的外部存储器，即外部存储器403，当然，也可以是其它外部存储器。这样，DMA控制器402从CPU401获得总线控制权后，可以根据外部存储器403的地址读取所述DMA链表。另外，上述存储单元405还可以是显存或内存404。相应地，DMA控制器402从CPU401获得总线控制权后，可以通过总线读取所述DMA链表。
上述DMA控制器402可以由所述FPGA实现。
本发明实施例分散聚合式DMA装置，由CPU将DMA链表存储到FPGA之外的存储单元中，DMA控制器从CPU获得总线控制权后，从所述存储单元中读取该DMA链表，并根据该DMA链表将外部存储器中存储的数据传送到显存或内存中，从而可以节省FPGA的内部存储资源，并满足复杂应用对较大DMA链表的存储需求。
需要说明的是，在需要对数据进行实时处理的应用环境中，比如图像处理应用中，上述外部存储器403中的数据可以是实时更新的。
如图5所示，是本发明实施例分散聚合式DMA装置的一种具体应用示意图。
在该应用中，所述分散聚合式DMA装置还包括：数据采集器501，用于将采集视频解码芯片500解码后的图像数据，并将采集的图像数据存储到外部存储器403中。
该实施例中，CPU401可以将DMA链表存储到外部存储器403或显存/内存404中。
由于有多个单元会对外部存储器403进行读写操作，因此，为了避免产生冲突，可以通过仲载器502来控制这些不同单元对外部存储器403的操作。
在本实施例中，有数据采集器501和DMA控制器402对外部存储器403进行读写操作，仲裁器502用于分配读写操作的控制权。例如，当数据采集器501向外部存储器403发起读写请求，而DMA控制器402未发起读写请求，此时，仲裁器502将外部存储器403的读写控制权分配给数据采集器501。当数据采集器501和DMA控制器402同时发起读写请求，此时仲裁器502可以优先将读写控制器权分配给DMA控制器402。
需要说明的是，上述DMA控制器402、数据采集器501、仲裁器502都可以由FPGA来实现，当然，也可以通过其它方式来实现，对此本发明实施例不做限定。
需要说明的是，本发明实施例分散聚合式DMA方法及装置，可以应用于多种需要高速大批量数据传送的系统中，以最大限度利用内存带宽和提高I/O速度，如磁盘存取、图像处理、高速数据采集系统、同步通信中的收/发信号等方面。
本说明书中的各个实施例均采用递进的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其他实施例的不同之处。尤其，对于装置实施例而言，由于其基本相似于方法实施例，所以描述得比较简单，相关之处参见方法实施例的部分说明即可。以上所描述的装置实施例仅仅是示意性的，可以根据实际的需要选择其中的部分或者全部模块来实现本实施例方案的目的。本领域普通技术人员在不付出创造性劳动的情况下，即可以理解并实施。
以上对本发明实施例进行了详细介绍，本文中应用了具体实施方式对本发明进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及设备；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。
Claims (6)
1.一种分散聚合式DMA方法，其特征在于，包括：
通过CPU将DMA链表存储到FPGA之外的存储单元中；
DMA控制器从所述CPU获得总线控制权后，读取所述DMA链表，并根据所述DMA链表将外部存储器中存储的数据传送到显存或内存中；
在所述DMA链表对应的数据传送完成后，DMA控制器释放总线控制权给所述CPU；
所述通过CPU将DMA链表存储到FPGA之外的存储单元中包括：
通过所述CPU将DMA链表存储到所述外部存储器中，所述DMA控制器根据DMA链表存储在所述外部存储器的地址读取所述DMA链表；
或所述CPU将DMA链表存储到所述显存或内存中，所述DMA控制器通过总线读取所述DMA链表。
2.根据权利要求1所述的分散聚合式DMA方法，其特征在于，所述方法还包括：
数据采集器将采集的数据存储到所述外部存储器中。
3.根据权利要求2所述的分散聚合式DMA方法，其特征在于，所述数据采集器和所述DMA控制器由所述FPGA实现。
4.一种分散聚合式DMA装置，其特征在于，包括：链表存储模块和DMA数据读取模块；
所述链表存储模块，用于通过CPU将DMA链表存储到FPGA之外的存储单元中；
所述DMA数据读取模块，用于DMA控制器从所述CPU获得总线控制权后，读取所述DMA链表，并根据所述DMA链表将外部存储器中存储的数据传送到显存或内存中，在所述DMA链表对应的数据传送完成后，释放总线控制权给所述CPU；
所述FPGA之外的存储单元为所述外部存储器，所述DMA控制器根据DMA链表存储在所述外部存储器的地址读取所述DMA链表；
或所述FPGA之外的存储单元为所述显存或内存，所述DMA控制器通过总线读取所述DMA链表。
5.根据权利要求4所述的分散聚合式DMA装置，其特征在于，所述装置还包括：
数据采集器，用于将采集的数据存储到所述外部存储器中。
6.根据权利要求5所述的分散聚合式DMA装置，其特征在于，所述数据采集器和所述DMA控制器由所述FPGA实现。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201110296634.2A CN102314400B (zh) | 2011-09-27 | 2011-09-27 | 一种分散聚合式dma方法及装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201110296634.2A CN102314400B (zh) | 2011-09-27 | 2011-09-27 | 一种分散聚合式dma方法及装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN102314400A CN102314400A (zh) | 2012-01-11 |
| CN102314400B true CN102314400B (zh) | 2014-12-24 |
Family
ID=45427585
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201110296634.2A Active CN102314400B (zh) | 2011-09-27 | 2011-09-27 | 一种分散聚合式dma方法及装置 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN102314400B (zh) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103019990B (zh) * | 2012-10-24 | 2016-06-01 | 绵阳市维博电子有限责任公司 | 一种采集端启动pci-e总线dma上传数据的方法 |
| CN103559157B (zh) * | 2013-11-14 | 2016-08-17 | 绵阳市维博电子有限责任公司 | 采集数据的传输方法、装置及系统 |
| CN105842509A (zh) * | 2016-03-18 | 2016-08-10 | 深圳市鼎阳科技有限公司 | 一种万用表以及读数方法 |
| CN106844245B (zh) * | 2017-02-17 | 2019-11-12 | 北京腾凌科技有限公司 | 数据传输方法及装置 |
| CN108228497A (zh) * | 2018-01-11 | 2018-06-29 | 湖南国科微电子股份有限公司 | 一种基于sgl链表的DMA传输方法 |
| CN111414129B (zh) * | 2019-01-07 | 2023-05-05 | 阿里巴巴集团控股有限公司 | 基于云的fpga控制数据的配置系统和方法以及电子设备 |
| CN112540730B (zh) * | 2020-12-14 | 2022-02-08 | 无锡众星微系统技术有限公司 | 可动态重构的dma阵列 |
| CN116225998B (zh) * | 2023-05-10 | 2023-07-25 | 国仪量子(合肥)技术有限公司 | Dma数据传输系统 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1713164A (zh) * | 2005-07-21 | 2005-12-28 | 复旦大学 | 可自主处理多事务传输要求的dma控制器及数据传输方法 |
| CN1797379A (zh) * | 2004-12-24 | 2006-07-05 | 华为技术有限公司 | 采用直接存储器访问方式进行数据传送的方法 |
| CN101030183A (zh) * | 2007-04-03 | 2007-09-05 | 北京中星微电子有限公司 | 一种直接内存访问控制器及其实现内存批处理的方法 |
| CN101059785A (zh) * | 2006-04-17 | 2007-10-24 | 中兴通讯股份有限公司 | 一种利用dma控制器实现二维数据搬运的方法 |
| CN101158930A (zh) * | 2007-11-19 | 2008-04-09 | 中兴通讯股份有限公司 | 一种外部控制dma控制器的方法及其装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9141572B2 (en) * | 2006-12-15 | 2015-09-22 | Microchip Technology Incorporated | Direct memory access controller |
-
2011
- 2011-09-27 CN CN201110296634.2A patent/CN102314400B/zh active Active
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1797379A (zh) * | 2004-12-24 | 2006-07-05 | 华为技术有限公司 | 采用直接存储器访问方式进行数据传送的方法 |
| CN1713164A (zh) * | 2005-07-21 | 2005-12-28 | 复旦大学 | 可自主处理多事务传输要求的dma控制器及数据传输方法 |
| CN101059785A (zh) * | 2006-04-17 | 2007-10-24 | 中兴通讯股份有限公司 | 一种利用dma控制器实现二维数据搬运的方法 |
| CN101030183A (zh) * | 2007-04-03 | 2007-09-05 | 北京中星微电子有限公司 | 一种直接内存访问控制器及其实现内存批处理的方法 |
| CN101158930A (zh) * | 2007-11-19 | 2008-04-09 | 中兴通讯股份有限公司 | 一种外部控制dma控制器的方法及其装置 |
Non-Patent Citations (1)
| Title |
|---|
| "采用外部存储器解决方案提高系统性能";Altera公司;《Altera公司技术手册》;20100630;第1-6页 * |
Also Published As
| Publication number | Publication date |
|---|---|
| CN102314400A (zh) | 2012-01-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CP03 | Change of name, title or address |
Address after: Kezhu road high tech Industrial Development Zone, Guangzhou city of Guangdong Province, No. 233 510670 Patentee after: VTRON GROUP Co.,Ltd. Address before: 510663 Guangzhou province high tech Industrial Development Zone, Guangdong, Cai road, No. 6, No. Patentee before: VTRON TECHNOLOGIES Ltd. |
|
| CP03 | Change of name, title or address | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20201119 Address after: Unit 2414-2416, main building, no.371, Wushan Road, Tianhe District, Guangzhou City, Guangdong Province Patentee after: GUANGDONG GAOHANG INTELLECTUAL PROPERTY OPERATION Co.,Ltd. Address before: Kezhu road high tech Industrial Development Zone, Guangzhou city of Guangdong Province, No. 233 510670 Patentee before: VTRON GROUP Co.,Ltd. Effective date of registration: 20201119 Address after: 215500 No.13, Caotang Road, Changshu, Suzhou, Jiangsu Province Patentee after: Changshu intellectual property operation center Co.,Ltd. Address before: Unit 2414-2416, main building, no.371, Wushan Road, Tianhe District, Guangzhou City, Guangdong Province Patentee before: GUANGDONG GAOHANG INTELLECTUAL PROPERTY OPERATION Co.,Ltd. |
|
| TR01 | Transfer of patent right | ||
| CP02 | Change in the address of a patent holder |
Address after: 215500 5th floor, building 4, 68 Lianfeng Road, Changfu street, Changshu City, Suzhou City, Jiangsu Province Patentee after: Changshu intellectual property operation center Co.,Ltd. Address before: No.13 caodang Road, Changshu City, Suzhou City, Jiangsu Province Patentee before: Changshu intellectual property operation center Co.,Ltd. |
|
| CP02 | Change in the address of a patent holder |