CN110350059A - 光电元件及其制造方法 - Google Patents
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Abstract
本发明公开一光电元件，其包含：一半导体叠层，其中半导体叠层包含一第一半导体层，一发光层位于第一半导体层之上，及一第二半导体层位于发光层之上；一第一电极位于第二半导体层之上，其中第一电极还包含一反射层；以及一绝缘层形成于第二半导体层之上，且第一电极与绝缘层具有一间距。
Description
本申请是中国发明专利申请(申请号：201410011326.4，申请日：2014年01月10日，发明名称：光电元件及其制造方法)的分案申请。
技术领域
本发明涉及一种光电元件，尤其是涉及一种光电元件的电极设计。
背景技术
发光二极管(light-emitting diode,LED)的发光原理是利用电子在n型半导体与p型半导体间移动的能量差，以光的形式将能量释放，这样的发光原理有别于白炽灯发热的发光原理，因此发光二极管被称为冷光源。此外，发光二极管具有高耐久性、寿命长、轻巧、耗电量低等优点，因此现今的照明市场对于发光二极管寄予厚望，将其视为新一代的照明工具，已逐渐取代传统光源，并且应用于各种领域，如交通号志、背光模块、路灯照明、医疗设备等。
图1A是现有的发光元件结构示意图，如图1A所示，现有的发光元件100，包含有一透明基板10、一位于透明基板10上的半导体叠层12，以及至少一电极14位于上述半导体叠层12上，其中上述的半导体叠层12由上而下至少包含一第一导电型半导体层120、一活性层122，以及一第二导电型半导体层124。
图1B是现有的发光元件电极结构示意图，如图1B所示，现有的发光元件100’，包含有一透明基板10、一位于透明基板10上的半导体叠层12，以及至少一电极14位于上述半导体叠层12上，其中电极14可包含一反射电极141及一扩散阻障层142。但因为扩散阻障层142可能无法透光，而降低了发光元件100的出光效率。
此外，上述的发光元件100还可以进一步地与其他元件组合连接以形成一发光装置(light-emitting apparatus)。图2为现有的发光装置结构示意图，如图2所示，一发光装置200包含一具有至少一电路202的次载体(sub-mount)20；至少一焊料(solder)22位于上述次载体20上，通过此焊料22将上述发光元件100黏结固定于次载体20上并使发光元件100的基板10与次载体20上的电路202形成电连接；以及，一电性连接结构24，以电性连接发光元件100的电极14与次载体20上的电路202；其中，上述的次载体20可以是导线架(leadframe)或大尺寸镶嵌基底(mounting substrate)，以方便发光装置200的电路规划并提高其散热效果。
发明内容
为解决上述问题，本发明公开一光电元件，其包含：一半导体叠层，其中该半导体叠层包含一第一半导体层，一发光层位于该第一半导体层之上，及一第二半导体层位于该发光层之上；一第一电极位于该第二半导体层之上，其中该第一电极还包含一反射层；以及一绝缘层形成于该第二半导体层之上，且该第一电极与该绝缘层具有一间距。
附图说明
图1A-图1B为一结构图，显示一现有阵列发光二极管元件侧视结构图；
图2为一示意图，显示一现有发光装置结构示意图；
图3A-图3E为本发明实施例制造流程结构示意图；
图4A至图4C绘示出一发光模块示意图；
图5A-图5B绘示出一光源产生装置示意图；及
图6是一灯泡示意图。
具体实施方式
本发明揭示一种发光元件及其制造方法，为了使本发明的叙述更加详尽与完备，请参照下列描述并配合图3A至图6的图示。
图3A至图3E为本发明实施例制造流程结构示意图，如图3A所示，提供一基板30，接着形成一半导体外延叠层32于此基板30之上，其中半导体外延叠层32由下而上包含一第一导电型半导体层321、一活性层322，以及一第二导电型半导体层323。
接着，形成一绝缘层34于半导体外延叠层32之上，且与第一导电型半导体层321的第一表面3211及第二导电型半导体层323的第一表面3231直接接触。之后，形成一图案化光致抗蚀剂层36于绝缘层34的第一表面34S之上，并裸露出部分的绝缘层第一表面34S。
如图3B所示，通过上述图案化光致抗蚀剂层36对绝缘层34进行一蚀刻制作工艺，将部分的绝缘层34移除，且裸露出部分的第一导电型半导体层321的第一表面3211及第二导电型半导体层323的部分第一表面3231，以形成一第一绝缘层341于第一导电型半导体层321的部分第一表面3211之上，一第二绝缘层342于第二导电型半导体层323的部分第一表面3231之上，及一第三绝缘层343于第二导电型半导体层323的部分第一表面3231之上及第一导电型半导体层321的部分第一表面3211之上。
在一实施例中，可通过图案化光致抗蚀剂层36对绝缘层34进行一侧蚀刻制作工艺，使得部分位于图案化光致抗蚀剂层36之下的绝缘层34也被蚀刻，亦即使部分上述第一绝缘层341及第二绝缘层342相对于图案化光致抗蚀剂层36具有一底切(undercut)形状。图案化光致抗蚀剂层36因此于投影于半导体外延叠层32表面的边缘会与第一绝缘层341及第二绝缘层342投影于半导体外延叠层32表面的边缘具有一间距G。在一实施例中，上述间距G可小于3μm。在一实施例中，上述侧蚀刻可为一湿式蚀刻。
接着，如图3C所示，以物理气相沉积同时形成一第一金属层382、一第二金属层381及一暂时金属层383。其中第一金属层382形成于第二导电型半导体层323裸露出的部分第一表面3231之上；第二金属层381形成于第一导电型半导体层321裸露出的部分第一表面3211之上；及暂时金属层383形成于图案化光致抗蚀剂层36之上，并覆盖图案化光致抗蚀剂层36的上表面。在一实施例中，上述物理气相沉积可为真空蒸镀(Vacuum Evaporation)、溅镀(Sputtering)、电子束蒸镀(Electron Beam Evaporation)或离子镀(Ion Plating)。
在一实施例中，因为图案化光致抗蚀剂层36具有一底切(undercut)形状，因此第一金属层382的侧壁不会与上述第三绝缘层343及第二绝缘层342的侧壁直接接触，且第二金属层381的侧壁不会与上述第一绝缘层341及第三绝缘层343的侧壁直接接触。
在一实施例中，第一金属层382可为一多个叠层，且可包含一反射层，此反射层的材料可选自反射率大于90％的材料。在一实施例中第一金属层中的反射层的材料可选自铬(Cr)、钛(Ti)、镍(Ni)、铂(Pt)、铜(Cu)、金(Au)、铝(Al)、钨(W)、锡(Sn)、或银(Ag)等金属材料。
接着，如图3D所示，移除图案化光致抗蚀剂层36及其上的暂时金属层383。在一实施例中，如图3D所示，第二金属层381至第一导电型半导体层321的第一表面3211可具有一高度h1，而第一绝缘层341至第一导电型半导体层321的第一表面3211可具有一高度h2，通过本发明的上述制作工艺，第二金属层381与第一绝缘层341可具有相近的高度或第二金属层381与第一绝缘层341的高度差异小于1μm。在一实施例中，第二金属层381与第一绝缘层341可具有一间距d1，且此间距d1小于3μm，及/或第二金属层381与第三绝缘层343可具有一间距d2，且此间距d2小于3μm。在一实施例中，d1与d2可具有相同值。
在另一实施例中，第一金属层382至第二导电型半导体层323的第一表面3231可具有一高度h3，而第二绝缘层342至第二导电型半导体层323的第一表面3231可具有一高度h4，通过上述实施例揭露的制作工艺，第一金属层382与第二绝缘层342可具有相近的高度或第一金属层382与第二绝缘层342的高度差异小于1μm。在一实施例中，第一金属层382与第二绝缘层342可具有一间距d3，且此间距d3小于3μm，及/或第一金属层382与第三绝缘层343可具有一间距d4，且此间距d4小于3μm。在一实施例中，d3与d4可具有相同值。在另一实施例中，d1、d2、d3与d4可具有相同值。
最后，如图3E所示，形成一第三金属层42于第一金属层382之上，及形成一第四金属层40于第二金属层381之上以完成本发明的光电元件300。在一实施例中，部分第四金属层40与第一导电型半导体层321的第一表面3211直接接触，或部分第三金属层42与第二导电型半导体层323的第一表面3231直接接触。在一实施例中，上述第三金属层42下方几乎不存在第二绝缘层342。在另一实例中，第三金属层42的顶部与第一半导体层321的第二表面3212具有一最短距离d6，及第四金属层40的顶部与第一半导体层321的第二表面3212具有一最短距离d5，且d6与d5的差异小于1μm。在一实施例中，上述第三金属层42及第四金属层40于垂直基板30法线方向的投影可具有相近之面积。
在一实施例中，接续上述图3D或图3E之后，基板30可被移除并裸露出第一导电型半导体层321的部分第二表面3212以形成一薄膜式倒装(thin-film flip chip)。在一实施例中，接续上述图3D或图3E之后，通过第一金属层382及第二金属层381或第三金属层42及第四金属层40可将本发明的光电元件300连接至一载板(图未示)以形成一倒装封装(flipchip package)。在一实施例中第一金属层382、第二金属层381、第三金属层42或第四金属层40的材料包含但不限于铜(Cu)、铝(Al)、铟(In)、锡(Sn)、金(Au)、铂(Pt)、锌(Zn)、银(Ag)、钛(Ti)、镍(Ni)、铅(Pb)、钯(Pd)、锗(Ge)、铬(Cr)、镉(Cd)、钴(Co)、锰(Mn)、锑(Sb)、铋(Bi)、镓(Ga)、铊(Tl)、钋(Po)、铱(Ir)、铼(Re)、铑(Rh)、锇(Os)、钨(W)、锂(Li)、钠(Na)、钾(K)、铍(Be)、镁(Mg)、钙(Ca)、锶(Sr)、钡(Ba)、锆(Zr)、钼(Mo)、钠(La)、银-钛(Ag-Ti)、铜-锡(Cu-Sn)、铜-锌(Cu-Zn)、铜-镉(Cu-Cd)、锡-铅-锑(Sn-Pb-Sb)、锡-铅-锌(Sn-Pb-Zn)、镍-锡(Ni-Sn)、镍-钴(Ni-Co)、金合金(Au alloy)、或锗-金-镍(Ge-Au-Ni)等金属材料。
图4A至图4C绘示出一发光模块示意图，图4A显示一发光模块外部透视图，一发光模块500可包含一载体502，多个透镜504、506、508及510，及两电源供应终端512及514。
图4B-图4C显示一发光模块剖面图，其中图4C是图4B的E区的放大图。载体502可包含一上载体503及下载体501，其中下载体501的一表面可与上载体503接触。透镜504及508形成在上载体503之上。上载体503可形成至少一通孔515，而依本发明实施例形成的发光二极管元件300可形成在上述通孔515中并与下载体501接触，且被胶材521包围。胶材521之上具有一透镜508。
如图4C所示，在一实施例中，通孔515的两侧壁之上可形成一反射层519以增加出光效率；下载体501的下表面可形成一金属层517以增进散热效率。
图5A-图5B绘示出一光源产生装置示意图600，一光源产生装置600可包含一发光模块500、一外壳540、一电源供应系统(未显示)以供应光源产生装置600一电流、以及一控制元件(未显示)，用以控制电源供应系统(未显示)。光源产生装置600可以是一照明装置，例如路灯、车灯或室内照明光源，也可以是交通号志或一平面显示器中背光模块的一背光光源。
图6绘示一灯泡示意图。灯泡700包括一个外壳921，一透镜922，一照明模块924，一支架925，一散热器926，一串接部927及一电串接器928。其中照明模块924包括一载体923，并在载体923上包含至少一个上述实施例中的发光二极管元件300。
具体而言，光电元件300包含发光二极管(LED)、光电二极管(photodiode)、光敏电阻(photoresistor)、激光(laser)、红外线发射体(infrared emitter)、有机发光二极管(organic light-emitting diode)及太阳能电池(solar cell)中至少其一。基板30为一成长及/或承载基础。候选材料可包含导电基板或不导电基板、透光基板或不透光基板。其中导电基板材料其一可为锗(Ge)、砷化镓(GaAs)、铟化磷(InP)、碳化硅(SiC)、硅(Si)、铝酸锂(LiAlO2)、氧化锌(ZnO)、氮化镓(GaN)、氮化铝(AlN)、金属。透光基板材料其一可为蓝宝石(Sapphire)、铝酸锂(LiAlO2)、氧化锌(ZnO)、氮化镓(GaN)、玻璃、钻石、CVD钻石、与类钻碳(Diamond-Like Carbon；DLC)、尖晶石(spinel,MgAl2O4)、氧化铝(Al2O3)、氧化硅(SiOX)及镓酸锂(LiGaO2)。
上述第一导电型半导体层321与第二导电型半导体层323是电性、极性或掺杂物相异，分别用以提供电子与空穴的半导体材料单层或多层结构(「多层」是指二层或二层以上，以下同。)其电性选择可以为p型、n型、及i型中至少任意二者的组合。活性层322位于上述二个部分的电性、极性或掺杂物相异、或者分别用以提供电子与空穴的半导体材料之间，为电能与光能可能发生转换或被诱发转换的区域。电能转变或诱发光能者如发光二极管、液晶显示器、有机发光二极管；光能转变或诱发电能者如太阳能电池、光电二极管。上述半导体外延叠层32其材料包含一种或一种以上的元素选自镓(Ga)、铝(Al)、铟(In)、砷(As)、磷(P)、氮(N)以及硅(Si)所构成群组。常用的材料如磷化铝镓铟(AlGaInP)系列、氮化铝镓铟(AlGaInN)系列等III族氮化物、氧化锌(ZnO)系列等。活性层322的结构如：单异质结构(single heterostructure；SH)、双异质结构(double heterostructure；DH)、双侧双异质结构(double-side double heterostructure；DDH)、或多层量子阱(multi-quantum well；MQW)结构。当光电元件300为一发光二极管，其发光频谱可以通过改变半导体单层或多层的物理或化学要素进行调整。再者，调整量子阱的对数也可以改变发光波长。
在本发明的一实施例中，半导体外延叠层32与基板30间尚可选择性地包含一缓冲层(buffer layer，未显示)。此缓冲层介于二种材料系统之间，使基板的材料系统“过渡”至半导体系统的材料系统。对发光二极管的结构而言，一方面，缓冲层用以降低二种材料间晶格不匹配的材料层。另一方面，缓冲层也可以是用以结合二种材料或二个分离结构的单层、多层或结构，其可选用的材料如：有机材料、无机材料、金属、及半导体等；其可选用的结构如：反射层、导热层、导电层、欧姆接触(ohmic contact)层、抗形变层、应力释放(stressrelease)层、应力调整(stress adjustment)层、接合(bonding)层、波长转换层、及机械固定构造等。
半导体外延叠层32上还可选择性地形成一接触层(未显示)。接触层设置于半导体外延叠层32远离基板30之一侧。具体而言，接触层可以为光学层、电学层、或其二者的组合。光学层可以改变来自于或进入活性层的电磁辐射或光线。在此所称的「改变」指改变电磁辐射或光的至少一种光学特性，前述特性包含但不限于频率、波长、强度、通量、效率、色温、演色性(rendering index)、光场(light field)、及可视角(angle of view)。电学层可以使得接触层的任一组相对侧间的电压、电阻、电流、电容中至少其一的数值、密度、分布发生变化或有发生变化的趋势。接触层的构成材料包含氧化物、导电氧化物、透明氧化物、具有50％或以上穿透率的氧化物、金属、相对透光金属、具有50％或以上穿透率的金属、有机质、无机质、萤光物、磷光物、陶瓷、半导体、掺杂的半导体、及无掺杂的半导体中至少其一。于某些应用中，接触层的材料为氧化铟锡、氧化镉锡、氧化锑锡、氧化铟锌、氧化锌铝、与氧化锌锡中至少其一。若为相对透光金属，其厚度较佳地约为0.005μm-0.6μm。在一实施例中，由于接触层具有较佳的横向电流扩散速率，可以用以协助电流均匀扩散到半导体外延叠层32之中。一般而言，根据接触层掺混的杂质与制作工艺的方式不同而有所变动，其带隙的宽度可介于0.5eV至5eV之间。
以上各图式与说明虽仅分别对应特定实施例，然而，各个实施例中所说明或揭露的元件、实施方式、设计准则、及技术原理除在彼此显相冲突、矛盾、或难以共同实施之外，当可依其所需任意参照、交换、搭配、协调、或合并。虽然以上说明了本发明，然而其并非用以限制本发明的范围、实施顺序、或使用的材料与制作工艺方法。对于本发明所作的各种修饰与变更，皆不脱本发明的精神与范围。
Claims (10)
1.一种光电元件，其特征在于，包含：
基板；
半导体叠层，位于该基板之上，其中该半导体叠层包含第一半导体层，发光层位于该第一半导体层之上，及第二半导体层位于该发光层之上；
绝缘层，具有一部分直接接触该第一半导体层及另一部分直接接触该第二半导体层的顶部；
第一金属层，位于该第二半导体层之上；
第二金属层，形成于该第一半导体层之上及直接接触该第一半导体层；
第三金属层，形成于该第一金属层及该第二半导体层之上；以及
第四金属层，直接接触该第二金属层，位于该第一半导体层及该第二半导体层之上，其中该第三金属层的顶部与该第一半导体层的表面具有一最短距离d6，及该第四金属层的顶部与该第一半导体层的该表面具有一最短距离d5，且d6与d5的差异小于1μm，以及
其中该第三金属层及该第四金属层直接接触该绝缘层。
2.如权利要求1所述的光电元件，其中该第三金属层及该第四金属层于垂直该基板的法线方向的投影具有相近的面积。
3.如权利要求1所述的光电元件，其中该第一金属层的顶部至该第二半导体层的顶部具有第一高度及该绝缘层的该另一部分的顶部至该第二半导体层的顶部具有第二高度，且该第一高度与该第二高度相近或该第一高度与该第二高度的差异小于1μm。
4.如权利要求1所述的光电元件，其中该第二金属层形成于该第一半导体层及该第四金属层之间，且该第二金属层与该绝缘层具有一间距。
5.如权利要求1所述的光电元件，其中该第二金属层的顶部与该第一半导体层的底部具有一最短距离h1，及该绝缘层的顶部与该第一半导体层的底部具有一最短距离h2，且h1与h2的差异小于1μm。
6.如权利要求1所述的光电元件，其中该第一金属层与该绝缘层具有一间距。
7.如权利要求4或6所述的光电元件，其中该间距小于3μm。
8.如权利要求1所述的光电元件，其中该第一半导体层、该发光层及该第二半导体层的材料包含磷化铝镓铟(AlGaInP)系列、氮化铝镓铟(AlGaInN)系列等III族氮化物或氧化锌(ZnO)系列。
9.如权利要求1所述的光电元件，其中该第一金属层、该第二金属层、该第三金属层及该第四金属层的材料可选自铬(Cr)、钛(Ti)、镍(Ni)、铂(Pt)、铜(Cu)、金(Au)、铝(Al)、钨(W)、锡(Sn)、或银(Ag)等金属材料。
10.一种光电装置，包含：如权利要求1所述的光电元件；以及载板；其中该载板电连接该第三金属层与该第四金属层。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication | ||
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Application publication date: 20191018 |