CN110349605B - 通道控制装置 - Google Patents

通道控制装置 Download PDF

Info

Publication number
CN110349605B
CN110349605B CN201910468499.1A CN201910468499A CN110349605B CN 110349605 B CN110349605 B CN 110349605B CN 201910468499 A CN201910468499 A CN 201910468499A CN 110349605 B CN110349605 B CN 110349605B
Authority
CN
China
Prior art keywords
storage circuit
predetermined digital
channel
storage
digital number
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201910468499.1A
Other languages
English (en)
Other versions
CN110349605A (zh
Inventor
翁晟佑
刘文凯
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Silicon Motion Inc
Original Assignee
Silicon Motion Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Silicon Motion Inc filed Critical Silicon Motion Inc
Publication of CN110349605A publication Critical patent/CN110349605A/zh
Application granted granted Critical
Publication of CN110349605B publication Critical patent/CN110349605B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G11C7/1012—Data reordering during input/output, e.g. crossbars, layers of multiplexers, shifting or rotating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1066—Output synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2281—Timing of a read operation

Landscapes

  • Time-Division Multiplex Systems (AREA)
  • Bus Control (AREA)

Abstract

本发明公开了一种通道控制装置，包括：多任务电路，耦接于多个通道，用来依据选择信号从所述多个通道中选择选取通道来输出通道数据，所述多个通道是分别对应到多个预定数位数字；排序电路，用来依照所述多个通道的数据输出顺序来排列所述多个预定数位数字以组成多个排列后数位数字；以及仲裁电路，用来依据所述多个排列后数位数字来决定出所述选择信号。所述仲裁电路依据所述多个排列后数位数字中具有最高优先级的预定数位数字来产生所述选择信号。本发明的通道控制装置除了可以依序预定的数据输出顺序来输出多个通道的通道数据之外，其还可以随时快速地更改所述预定的数据输出顺序，以使得通道控制装置具有较高的通道选取以及数据读取效率。

Description

通道控制装置
本申请要求2016年8月24日提交的名为“通道控制装置”的专利申请第201610712036.1号的优先权，并在此完全引述其内容作为参考。
技术领域
本发明是涉及一种多通道控制装置，尤其涉及一种可调整多个通道的输出数据的顺序的一储存装置控制电路。
背景技术
随着技术的演进，一个储存装置所能储存的数据量也越来越大。因此，当储存在储存装置内的数据需要被读取出来时，其复杂度也随着提高。以目前的闪存为例，为了增加一闪存的数据读取速度，所述闪存会通过多个数据通道来将数据从所述闪存内读出。从所述闪存内读出的数据会先被译码，然后才会将译码后的数据传送给一主机。一般而言，所述闪存的译码器一次只能接收一个通道的通道数据。因此，一仲裁电路就是用来决定出所述多个数据通道的一输出顺序，以控制所述多个数据通道依据所述输出顺序来输出通道数据给所述译码器。然而，所述输出顺序并不是一成不变的，其有可能是随时都需要被调整的。再者，当所述输出顺序出现错误时，所述仲裁电路必需有能力快速地更正所述输出顺序。因此，提供一个具有随时调整通道输出数据的顺序的储存装置控制电路是此领域所亟需解决的问题。
发明内容
因此，本发明的一目的在于公开一种可调整多个通道的输出数据的顺序的储存装置控制电路。
依据本发明的一实施例，其公开一种通道控制装置。所述通道控制装置包括有一多任务电路、一排序电路以及一仲裁电路。所述多任务电路是耦接于多个通道，用来依据一选择信号从所述多个通道中选择一选取通道来输出一通道数据，所述多个通道是分别对应到多个预定数位数字。所述排序电路是用来依照所述多个通道的数据输出顺序来排列所述多个预定数位数字以组成多个排列后数位数字。所述仲裁电路是用来依据所述多个排列后数位数字来决定出所述选择信号。所述仲裁电路依据所述多个排列后数位数字中具有一最高优先级的一预定数位数字来产生所述选择信号；且所述多个通道分别利用多个预定数位数字来表示，其中每一个预定数位数字具有N个位，所述N个位中只有一个位是1，而其余的位为0，其中N是大于1的正整数。
附图说明
图1是本发明一种通道控制装置的一实施例示意图。
图2是本发明一排序电路的一实施例示意图。
图3是本发明多个储存电路内所储存的多个预定数位数字的变化的一第一实施例示意图。
图4是本发明多个储存电路内所储存的多个预定数位数字的变化的一第二实施例示意图。
图5是本发明多个储存电路内所储存的多个预定数位数字的变化的一第三实施例示意图。
图6是本发明读取一通道数据的一实施例时序图。
其中，附图标记说明如下：
100 通道控制装置
102 多任务电路
104 排序电路
106 仲裁电路
108 储存电路
110 多个通道
110a、110b、110c、110d 通道
104a、104b、104c、104d 储存电路
104a_1～104d_4 储存单元
S1～S4 清除信号
具体实施方式
在说明书及后续的权利要求当中使用了某些词汇来指称特定的组件。所属领域中具有通常知识者应可理解，硬件制造商可能会用不同的名词来称呼同一个组件。本说明书及后续的权利要求并不以名称的差异来作为区分组件的方式，而是以组件在功能上的差异来作为区分的准则。在通篇说明书及后续的请求项当中所提及的「包括」是一开放式的用语，故应解释成「包括但不限定于」。此外，「耦接」一词在此是包括任何直接及间接的电气连接手段，因此，若文中描述一第一装置耦接于一第二装置，则代表所述第一装置可直接电气连接于所述第二装置，或者通过其他装置或连接手段间接地电气连接至所述第二装置。
请参考图1。图1所示是依据本发明一种通道控制装置100的一实施例示意图。通道控制装置100包括有一多任务电路102、一排序电路104以及一仲裁电路106。本实施例的通道控制装置100可视为一储存电路的多个通道控制装置。为了更清楚描述本实施例通道控制装置100的操作特征，图1另绘示出一储存电路108以及多个通道110，其中多个通道110是耦接于储存电路108，多个通道110是用来将数据输出或输入储存电路108。多任务电路102是耦接于多个通道110，用来依据一选择信号Ss来从多个通道110中选择一选取通道来输出一通道数据Dout，多个通道110是分别对应到多个预定数位数字。排序电路104用来依照多个通道110的数据输出顺序来排列所述多个预定数位数字以组成多个排列后数位数字。仲裁电路106是用来依据所述多个排列后数位数字来决定出选择信号Ss。通道数据Dout会被传送至一译码器112，译码器112所输出的一译码数据会被传送至一主机(未显示)。
为了方便叙述，本文以多个通道110包括有四个通道110a、110b、110c、110d为例子来说明本实施例的技术特征，但并不是本发明的限制所在。此外，多个通道110a、110b、110c、110d是分别利用多个预定数位数字[0001]、[0010]、[0100]、[1000]来表示，其中每一个预定数位数字会具有四个位，所述四个位中只有一个位是1，而其余的位为0。进一步而言，对应到第一个通道110a的第一个预定数位数字[0001]的四个位中，其最低有效位(即第一有效位)的值为1，其余较高的有效位的值为0；对应到第二个通道110b的第二个预定数位数字[0010]的四个位中，其最低有效位的值为0，第二有效位的值为1，其余较高的有效位的值为0；对应到第三个通道110c的第三个预定数位数字[0100]的四个位中，其最低有效位以及第二有效位的值为0，第三有效位的值为1，其余较高的有效位的值为0；以及对应到第四个通道110d的第四个预定数位数字[1000]的四个位中，其最低有效位、第二、第三有效位的值为0，而其最高有效位(即第四有效位)的值为1。同理，若储存电路108具有五个通道，则每一个通道是利用五个位来表示，其中所述五个位中只有一个位是1，而其余的位为0。因此，本发明的通道个数是相同于代表每一个通道的预定数位数字的位个数。
另一方面，排序电路104也会包括有多个储存电路104a、104b、104c、104d，多个储存电路104a、104b、104c、104d是用来依据多个通道110a、110b、110c、110d的数据输出顺序来写入多个预定数位数字[0001]、[0010]、[0100]、[1000]以组成所述多个排列后数位数字。换句话说，在本实施例中，多个储存电路104a、104b、104c、104d的个数是相同于多个通道110a、110b、110c、110d的个数。
请参考图2，图2所示是依据本发明排序电路104的一实施例示意图。排序电路104包括有四个储存电路104a、104b、104c、104d，每一个储存电路会包括有多个储存单元，其用来储存一个预定数位数字的多个位值。进一步而言，在本实施中，每一个储存电路会包括有四个储存单元，每一个储存单元是用来储存一个预定数位数字的一个位值。因此，每一个储存电路的储存单元的个数是相同于所述预定数位数字的位个数。在本实例中，第一储存电路104a会包括有四个储存单元104a_1、104a_2、104a_3、104a_4，第二储存电路104b会包括有四个储存单元104b_1、104b_2、104b_3、104b_4，第三储存电路104c会包括有四个储存单元104c_1、104c_2、104c_3、104c_4，以及第四储存电路104d会包括有四个储存单元104d_1、104d_2、104d_3、104d_4。举例来说，当第一储存电路104a的四个储存单元104a_1、104a_2、104a_3、104a_4用来储存第一预定数位数字[0001]时，第一储存单元104a_1是用来储存预定数位数字[0001]中最低的有效位[1]，第二储存单元104a_2是用来储存预定数位数字[0001]中第二有效位[0]，第三储存单元104a_3是用来储存预定数位数字[0001]中第三有效位[0]，第四储存单元104a_4会用来储存预定数位数字[0001]中最高有效位[0]。因此，储存电路104a、104b、104c、104d中的每一个储存电路都可以用来储存预定数位数字[0001]、[0010]、[0100]、[1000]中的任何一个数位数字。
此外，本实施的储存电路104a、104b、104c、104d是以矩阵的方式排列，如图2所示，其中第一储存电路104a是对应到一最高的数据输出顺序，第二储存电路104b是对应到一次高的数据输出顺序，第三储存电路104c是对应到一第三高的数据输出顺序，以及第四储存电路104d是对应到一最低的数据输出顺序。换句话说，第一储存电路104a是用来写入对应到一最高数据输出顺序的通道的预定数位数字，第二储存电路104b是用来写入对应到一次高数据输出顺序的通道的预定数位数字，第三储存电路104c是用来写入对应到一第三高数据输出顺序的通道的预定数位数字，以及第四储存电路104d是用来写入对应到一最低数据输出顺序的通道的预定数位数字。仲裁电路106是读取第一储存电路104a内的预定数位数字(即最高数据输出顺序的通道的预定数位数字)来产生选择信号Ss以使得排在最高数据输出顺序的所述通道输出其通道数据，即D1、D2、D3或D4。
再者，本实施的储存电路104a、104b、104c、104d另受控于四个清除信号S1、S2、S3、S4，其中第一个清除信号S1是连接至第一储存单元104a_1、第一储存单元104b_1、第一储存单元104c_1以及第一储存单元104d_1；第二个清除信号S2是连接至第二储存单元104a_2、第二储存单元104b_2、第二储存单元104c_2以及第二储存单元104d_2；第三个清除信号S3是连接至第三储存单元104a_3、第三储存单元104b_3、第三储存单元104c_3以及第三储存单元104d_3；以及第四个清除信号S4是连接至第四储存单元104a_4、第四储存单元104b_4、第四储存单元104c_4以及第四储存单元104d_4。第一个清除信号S1是用来将第一储存单元104a_1、第一储存单元104b_1、第一储存单元104c_1以及第一储存单元104d_1内的位值归零。第二个清除信号S2是用来将第二储存单元104a_2、第二储存单元104b_2、第二储存单元104c_2以及第二储存单元104d_2内的位值归零。第三个清除信号S3是用来将第三储存单元104a_3、第三储存单元104b_3、第三储存单元104c_3以及第三储存单元104d_3内的位值归零。第四个清除信号S4是用来将第四储存单元104a_4、第四储存单元104b_4、第四储存单元104c_4以及第四储存单元104d_4内的位值归零。
请注意，在本实施例中，储存电路104a、104b、104c、104d内的每一个储存单元都是以一个正反器(flip-flop)来实现，但此并不作为本发明的限制所在。
请再次参考图2。当仲裁电路106依据多个通道110的数据输出顺序来将预定数位数字[0001]、[0010]、[0100]、[1000]写入储存电路104a、104b、104c、104d时，仲裁电路106会从第四个储存电路104d开始将对应到一最高数据输出顺序的通道的一第一顺位数位数字(例如[1000])写入，当所述第一顺位数位数字被写入到第四个储存电路104d之后，所述第一顺位数位数字会被往上传送至写入第三个储存电路104c。接着，仲裁电路106就会继续将对应到一次高数据输出顺序的通道的一第二顺位数位数字(例如[0010])写入第四个储存电路104d。当所述第二顺位数位数字被写入到第四个储存电路104d之后，所述第一顺位数位数字会被往上传送至写入第二个储存电路104b，而所述第二顺位数位数字会被往上传送至写入第三个储存电路104c。接着，仲裁电路106就会继续将对应到一第三高数据输出顺序的通道的一第三顺位数位数字(例如[0100])写入第四个储存电路104d。当所述第三顺位数位数字被写入到第四个储存电路104d之后，所述第一顺位数位数字会被往上传送至写入第一个储存电路104a，所述第二顺位数位数字会被往上传送至写入第二个储存电路104b，而所述第三顺位数位数字会被往上传送至写入第三个储存电路104c。最后，仲裁电路106就会将对应到一最低数据输出顺序的通道的一第四顺位数位数字(例如[0001])写入第四个储存电路104d。如此一来，仲裁电路106就可以依据多个通道110的数据输出顺序来将预定数位数字[0001]、[0010]、[0100]、[1000]写入储存电路104a、104b、104c、104d中。因此，在本实施例中，所述多个排列后数位数字的顺序依序为[1000]，[0010]，[0100]以及[0001]。
接着，仲裁电路106就会读取第一个储存电路104a内的所述第一顺位数位数字[1000]来产生选择信号Ss以控制多任务电路102输出第四通道110d的通道数据D4。请参考图3，图3所示是依据本发明储存电路104a、104b、104c、104d内所储存的所述多个预定数位数字的变化的一第一实施例示意图。请注意，为了简化起见，图3所示的储存电路104a、104b、104c、104d所分别储存的二进制制的数位数字[1000]、[0010]、[0100]、[0001]是分别以其十进制制的等效值8、2、4、1来表示。因此，在第一个周期CLK1中，仲裁电路106会读取第一个储存电路104a内的数位数字[1000]来产生选择信号Ss以控制多任务电路102将第四通道110d的通道数据D4输出为通道数据Dout。在第二个周期CLK2中，若第四通道110d的通道数据D4已经传输完毕，则第一个储存电路104a内的数位数字[1000]就会归零，即[0000]。接着，在第三个周期CLK3中，原本储存在第二个储存电路104b的数位数字[0010]就会被传送至第一个储存电路104a，而第二个储存电路104b的数位数字[0010]就会归零，即[0000]。此外，仲裁电路106会读取第一个储存电路104a内的数位数字[0010]来产生选择信号Ss以控制多任务电路102将第二通道110b的通道数据D2输出为通道数据Dout。因此，利用同样的方法，在第四个周期CLK4以及第五个周期CLK5中，原本储存在第三个储存电路104c以及第四个储存电路104d分别的数位数字[0100]以及[0001]就可以分别被传送至第二个储存电路104b以及第三个储存电路104c。此时，也就是在第五个周期中CLK5中，第四个储存电路104b的数位数字会被归零。接着，在第六个周期中CLK6中，仲裁电路106才会将对应到第四通道110d的数位数字[1000]写入第四个储存电路104d中。请注意，在本实施例中，在第三个周期CLK3至第六个周期中CLK6期间，仲裁电路106会持续读取第一个储存电路104a内的数位数字[0010]来控制多任务电路102将第二通道110b的通道数据D2输出为通道数据Dout。
从以上段落的描述可以得知，当排在第一顺位的第四通道110d的通道数据D4在第一个周期CLK1被读取完毕之后，第四通道110d的数位数字[1000]会在四个周期(即CK2至CK5)之后的第六个周期CLK6中被重新被写入最后一个顺位的第四个储存电路104d内。因此，本发明的排序电路104可以有效地依据一预定数据输出顺序来输出多个通道110a、110b、110c、110d内的通道数据D1、D2、D3或D4。
在另一个例子中，当仲裁电路106依据另一个数据输出顺序将预定数位数字[0010]、[0001]、[0100]、[1000]分别写入储存电路104a、104b、104c、104d之后，若来自一主机(未显示)的一信号指示上述的数据输出顺序发生错误，则本发明的排序电路104也具有快速清除储存电路104a、104b、104c、104d内任何一个预定数位数字的能力。具体来说，请参考图4。图4所示是依据本发明储存电路104a、104b、104c、104d内所储存的所述多个预定数位数字的变化的一第二实施例示意图。同理，为了简化起见，图4所示的储存电路104a、104b、104c、104d所分别储存的二进制制的数位数字[0010]、[0001]、[0100]、[1000]是分别以其十进制制的等效值2、1、4、8来表示。举例来说，在第二个周期CLK2中，当来自一主机(未显示)的一信号指示储存在第二个储存电路104b内的数位数字[0001]有误时，所述主机就会直接利用图2所述的第一个清除信号S1来将第二个储存电路104b的第一储存单元104b_1所储存的位值归零，也就是将第一储存单元104b_1原本所储存的位1切换为位0。
接着，利用本发明图3所提出的方法，在第三个周期CLK3以及第四个周期CLK4中，原本储存在第三个储存电路104c以及第四个储存电路104d分别的数位数字[0100]以及[1000]就可以分别被传送至第二个储存电路104b以及第三个储存电路104c。此时，也就是在第四个周期中CLK4中，第四个储存电路104d的数位数字会被归零。接着，在第五个周期中CLK5中，仲裁电路106才会将对应到第一通道110a的数位数字[0001]写入第四个储存电路104d中。请注意，在本实施例中，在第一个周期CLK1至第六个周期中CLK6期间，仲裁电路106会持续读取第一个储存电路104a内的数位数字[0010]来控制多任务电路102将第二通道110b的通道数据D2输出为通道数据Dout。换句话说，当本发明的排序电路104在清除储存电路104b(或104c、104d)所储存的数位数字的同时，仲裁电路106依然能够继续读取第一个储存电路104a内的数位数字来输出对应通道的通道数据。因此，本发明的通道控制装置100具有较高的数据读取效率。
此外，在另一个例子中，当仲裁电路106依据所述数据输出顺序将预定数位数字[0010]、[0001]、[0100]、[1000]分别写入储存电路104a、104b、104c、104d之后，若来自一主机(未显示)的一信号指示排序电路104中有两个(或以上)储存电路内所储存的数位数字有误时，则本发明的排序电路104也具有快速清除多个储存电路内的数位数字的能力。具体来说，请参考图5。图5所示是依据本发明储存电路104a、104b、104c、104d内所储存的所述多个预定数位数字的变化的一第三实施例示意图。同理，为了简化起见，图5所示的储存电路104a、104b、104c、104d所分别储存的二进制制的数位数字[0010]、[0001]、[0100]、[1000]是分别以其十进制制的等效值2、1、4、8来表示。举例来说，在第二个周期CLK2中，当来自一主机(未显示)的一信号指示储存在第二个储存电路104b以及第三个储存电路104c内分别的数位数字[0001]以及[0100]有误时，所述主机就会直接利用图2所述的第一个清除信号S1以及第三个清除信号S3来将第二个储存电路104b的第一储存单元104b_1以及第三个储存电路104c的第三储存单元104c_3所储存的位值归零，也就是将第一储存单元104b_1以及第三储存单元104c_3原本所储存的位1切换为位0。
接着，利用本发明图3所提出的方法，在第三个周期CLK3中，原本储存在第四个储存电路104d内的数位数字[1000]会先被传送至第三个储存电路104c。此时，也就是在第三个周期中CLK3中，第二个储存电路104b的数位数字依然为零，而第四个储存电路104d的数位数字会被归零。接着，在第四个周期中CLK4中，储存在第三个储存电路104c内的数位数字[1000]会被传送至第二个储存电路104b，而第三个储存电路104c的数位数字会被归零。接着，在第五个周期中CLK5中，仲裁电路106才会将对应到第一通道110a的数位数字[0001]写入第四个储存电路104d中。接着，在第六个周期中CLK6中，储存在第四个储存电路104d内的数位数字[0001]会被传送至第二个储存电路104b，而第四个储存电路104d的数位数字会被归零。最后，在第七个周期中CLK7中，仲裁电路106才会将对应到第三通道110c的数位数字[0100]写入第四个储存电路104d中。请注意，在本实施例中，在第一个周期CLK1至第六个周期中CLK7期间，仲裁电路106会持续读取第一个储存电路104a内的数位数字[0010]来控制多任务电路102将第二通道110b的通道数据D2输出为通道数据Dout。换句话说，当本发明的排序电路104在清除储存电路104b以及104c(或104d)所储存的数位数字的同时，仲裁电路106依然能够继续读取第一个储存电路104a内的数位数字来输出对应通道的通道数据。因此，本发明的通道控制装置100具有较高的数据读取效率。
请参考图6。图6所示是依据本发明读取一通道数据的一实施例时序图。图6是以读取第一通道110a的第一通道数据D1为例。图6包括有一时钟信号CLK、一请求信号TAKE、一准许信号GRANT以及通道数据Dout。在本实施例中，假设相对于第一通道110a的预定数位数字[0001]已经被储存在储存电路104a中。因此，当一主机在时间t1发出请求信号TAKE给通道控制装置100以读取第一通道110a的第一通道数据D1，通道控制装置100内的仲裁电路106就会检查储存在储存电路104a是否为预定数位数字[0001]。当仲裁电路106发现储存在储存电路104a为预定数位数字[0001]，仲裁电路106就会在下一个周期(也就是大约在时间t2)发出准许信号GRANT给所述主机。当所述主机收到准许信号GRANT之后，仲裁电路106就会在下一个周期(也就是大约在时间t3)控制多任务器102将第一通道110a的第一通道数据D1输出为通道数据Dout。换句话说，在本实施例中，当一主机发出请求信号TAKE给通道控制装置100以读取具有最优先级的一通道的一通道数据时，通道控制装置100最快会在收到请求信号TAKE后的第三个周期就输出正确的通道数据Dout。换言之，本发明的通道控制装置100具有快速的通道选取速度。
综上所述，利用本发明所提出的排序电路104，本发明的通道控制装置100除了可以依序一预定的数据输出顺序来输出多个通道的通道数据之外，其还可以随时快速地更改所述预定的数据输出顺序，以使得通道控制装置100具有较高的通道选取以及数据读取效率。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (19)

1.一种通道控制装置，其特征在于，包括有：
一多任务电路，耦接于多个通道，用来依据一选择信号来从所述多个通道中选择一选取通道来输出一通道数据，所述多个通道是分别对应到多个预定数位数字；
一排序电路，用来依照所述多个通道的数据输出顺序来排列所述多个预定数位数字以组成多个排列后数位数字；以及
一仲裁电路，用来依据所述多个排列后数位数字来决定出所述选择信号；
其中所述仲裁电路依据所述多个排列后数位数字中具有一最高优先级的一预定数位数字来产生所述选择信号；且所述多个通道分别利用多个预定数位数字来表示，其中每一个预定数位数字具有N个位，所述N个位中只有一个位是1，而其余的位为0，其中N是大于1的正整数。
2.如权利要求1所述的通道控制装置，其特征在于，对应到第n个通道的第n个预定数位数字的N个位中，其第n有效位的值为1，其余有效位的值为0，其中n是正整数。
3.如权利要求1所述的通道控制装置，其特征在于，所述排序电路包括：
多个储存电路，用来依据所述多个通道的数据输出顺序来写入所述多个预定数位数字以组成所述多个排列后数位数字。
4.如权利要求3所述的通道控制装置，其特征在于，所述多个储存电路的个数等于所述多个通道的个数。
5.如权利要求3所述的通道控制装置，其特征在于，所述多个储存电路至少包括有：
一第一储存电路，用来写入对应到一第一数据输出顺序的一第一通道的一第一预定数位数字；
一第二储存电路，用来写入对应到一第二数据输出顺序的一第二通道的一第二预定数位数字，其中所述第一数据输出顺序优先于所述第二数据输出顺序；
其中所述仲裁电路先利用所述第一预定数位数字来产生所述选择信号以使得所述第一通道输出所述通道数据。
6.如权利要求5所述的通道控制装置，其特征在于，当所述第一通道输出所述通道数据完毕之后，所述第一储存电路内的所述第一预定数位数字会先被归零，当所述第一储存电路内的所述第一预定数位数字被归零之后，原本储存在所述第二储存电路内的所述第二预定数位数字才会被写入所述第一储存电路内。
7.如权利要求6所述的通道控制装置，其特征在于，当原本储存在所述第二储存电路内的所述第二预定数位数字被写入所述第一储存电路内之后，所述仲裁电路会利用所述第一储存电路内的所述第二预定数位数字来产生所述选择信号以使得所述第二通道输出所述通道数据。
8.如权利要求6所述的通道控制装置，其特征在于，当原本储存在所述第二储存电路内的所述第二预定数位数字被写入所述第一储存电路内之后，所述第二储存电路内的所述第二预定数位数字会被归零。
9.如权利要求8所述的通道控制装置，其特征在于，所述多个储存电路还包括有：
一第三储存电路，用来写入对应到一第三数据输出顺序的一第三通道的一第三预定数位数字，其中所述第一数据输出顺序优先于所述第三数据输出顺序；
其中当所述第二储存电路内的所述第二预定数位数字被归零之后，原本储存在所述第三储存电路内的所述第三预定数位数字会被写入所述第二储存电路内。
10.如权利要求3所述的通道控制装置，其特征在于，当所述多个储存电路中的一第一储存电路所储存的一第一预定数位数字需要被重置时，所述第一储存电路内所储存的所述第一预定数位数字会先被归零。
11.如权利要求10所述的通道控制装置，其特征在于，当所述第一储存电路内所储存的所述第一预定数位数字都被归零之后，原本储存在所述多个储存电路中的一第二储存电路内的一第二预定数位数字会被写入所述第一储存电路内，以及所述第二储存电路内的所述第二预定数位数字会被归零。
12.如权利要求11所述的通道控制装置，其特征在于，所述第一储存电路所对应的数据输出顺序是比所述第二储存电路所对应的数据输出顺序来得高。
13.如权利要求3所述的通道控制装置，其特征在于，当所述多个储存电路中的一第一储存电路以及一第二储存电路所分别储存的一第一预定数位数字以及一第二预定数位数字需要被重置时，所述第一储存电路以及所述第二储存电路内所储存的所述第一预定数位数字以及所述第二预定数位数字会先被归零。
14.如权利要求13所述的通道控制装置，其特征在于，当所述第一储存电路以及所述第二储存电路内所储存的所述第一预定数位数字以及所述第二预定数位数字都被归零之后，原本储存在所述多个储存电路中的一第三储存电路内的一第三预定数位数字会被写入所述第二储存电路内，以及所述第三储存电路内的所述第三预定数位数字会被归零。
15.如权利要求14所述的通道控制装置，其特征在于，当原本储存在所述第三储存电路内的所述第三预定数位数字被写入所述第二储存电路内之后，以及当所述第三储存电路内的所述第三预定数位数字被归零之后，储存在所述第二储存电路内的所述第三预定数位数字就会被写入所述第一储存电路内，以及所述第二储存电路内的所述第三预定数位数字会被归零。
16.如权利要求15所述的通道控制装置，其特征在于，所述第一储存电路所对应到的数据输出顺序是比所述第二储存电路所对应到的数据输出顺序来得高，以及所述第二储存电路所对应到的数据输出顺序是比所述第三储存电路所对应到的数据输出顺序来得高。
17.如权利要求3所述的通道控制装置，其特征在于，所述多个预定数位数字中的每一个预定数位数字都包括有多个位值，以及所述多个储存电路中的每一个储存电路都包括有：
多个储存单元，用来储存所述多个位值。
18.如权利要求17所述的通道控制装置，其特征在于，所述多个位值中只有一个位值为1，而其余的位值均为0。
19.如权利要求17所述的通道控制装置，其特征在于，所述多个储存单元分别受控于多个清除信号，所述多个清除信号可用来将所述多个储存单元内的任意一个位值归零。
CN201910468499.1A 2015-09-04 2016-08-24 通道控制装置 Active CN110349605B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
TW104129265A TWI575384B (zh) 2015-09-04 2015-09-04 通道控制裝置
TW104129265 2015-09-04
CN201610712036.1A CN106502931B (zh) 2015-09-04 2016-08-24 通道控制装置

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
CN201610712036.1A Division CN106502931B (zh) 2015-09-04 2016-08-24 通道控制装置

Publications (2)

Publication Number Publication Date
CN110349605A CN110349605A (zh) 2019-10-18
CN110349605B true CN110349605B (zh) 2021-01-26

Family

ID=58191130

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201910468499.1A Active CN110349605B (zh) 2015-09-04 2016-08-24 通道控制装置
CN201610712036.1A Active CN106502931B (zh) 2015-09-04 2016-08-24 通道控制装置

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN201610712036.1A Active CN106502931B (zh) 2015-09-04 2016-08-24 通道控制装置

Country Status (3)

Country Link
US (2) US9704543B2 (zh)
CN (2) CN110349605B (zh)
TW (1) TWI575384B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI575384B (zh) * 2015-09-04 2017-03-21 慧榮科技股份有限公司 通道控制裝置

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101059784A (zh) * 2006-04-17 2007-10-24 中兴通讯股份有限公司 一种利用dma控制器实现二维数据搬运的方法
CN101345697A (zh) * 2007-07-09 2009-01-14 华为技术有限公司 控制通道的选择方法、系统及装置
EP2183674A2 (en) * 2007-07-24 2010-05-12 Korean University Industry & Academy Cooperation Foundation Serial transceiver and communication method used by the serial transceiver
CN101763333A (zh) * 2008-12-08 2010-06-30 北京谊安医疗系统股份有限公司 总线控制器及实现多主机通信的方法
KR20110029220A (ko) * 2009-09-15 2011-03-23 주식회사 제니스트 고속 메모리 콘트롤러
CN103500143A (zh) * 2013-09-27 2014-01-08 华为技术有限公司 硬盘参数调整方法及装置
CN103870411A (zh) * 2012-12-11 2014-06-18 三星电子株式会社 存储控制器以及包括存储控制器的存储系统
CN103999159A (zh) * 2011-12-13 2014-08-20 美光科技公司 用于对存储器响应进行排序的存储器设备、计算机系统及方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1286029C (zh) * 2002-08-20 2006-11-22 华为技术有限公司 控制芯片片内存储装置及其存储方法
US7496695B2 (en) 2005-09-29 2009-02-24 P.A. Semi, Inc. Unified DMA
US20080144405A1 (en) * 2006-12-18 2008-06-19 Intel Corporation Data strobe timing compensation
US7908403B2 (en) * 2008-02-14 2011-03-15 International Business Machines Corporation Reserved device access contention reduction
US8352954B2 (en) * 2008-06-19 2013-01-08 Commvault Systems, Inc. Data storage resource allocation by employing dynamic methods and blacklisting resource request pools
CN104617944B (zh) * 2010-06-24 2018-03-16 太阳诱电株式会社 半导体装置
US20120072677A1 (en) * 2010-09-16 2012-03-22 Sukalpa Biswas Multi-Ported Memory Controller with Ports Associated with Traffic Classes
JP5932236B2 (ja) * 2011-04-13 2016-06-08 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置及びシステム
US9535860B2 (en) * 2013-01-17 2017-01-03 Intel Corporation Arbitrating memory accesses via a shared memory fabric
TWI498869B (zh) * 2013-08-19 2015-09-01 Sitronix Technology Corp A data access device for a display device
CN104503728B (zh) * 2015-01-04 2017-11-24 华为技术有限公司 一种硬件加速器及芯片
TWI575384B (zh) * 2015-09-04 2017-03-21 慧榮科技股份有限公司 通道控制裝置

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101059784A (zh) * 2006-04-17 2007-10-24 中兴通讯股份有限公司 一种利用dma控制器实现二维数据搬运的方法
CN101345697A (zh) * 2007-07-09 2009-01-14 华为技术有限公司 控制通道的选择方法、系统及装置
EP2183674A2 (en) * 2007-07-24 2010-05-12 Korean University Industry & Academy Cooperation Foundation Serial transceiver and communication method used by the serial transceiver
US8135104B2 (en) * 2007-07-24 2012-03-13 Korea University Industrial & Academic Collaboration Foundation Serial transceiver and communication method used by the serial transceiver
CN101763333A (zh) * 2008-12-08 2010-06-30 北京谊安医疗系统股份有限公司 总线控制器及实现多主机通信的方法
KR20110029220A (ko) * 2009-09-15 2011-03-23 주식회사 제니스트 고속 메모리 콘트롤러
CN103999159A (zh) * 2011-12-13 2014-08-20 美光科技公司 用于对存储器响应进行排序的存储器设备、计算机系统及方法
CN103870411A (zh) * 2012-12-11 2014-06-18 三星电子株式会社 存储控制器以及包括存储控制器的存储系统
CN103500143A (zh) * 2013-09-27 2014-01-08 华为技术有限公司 硬盘参数调整方法及装置

Also Published As

Publication number Publication date
CN106502931A (zh) 2017-03-15
US20170069359A1 (en) 2017-03-09
US9940983B2 (en) 2018-04-10
TWI575384B (zh) 2017-03-21
CN106502931B (zh) 2019-06-28
TW201710916A (zh) 2017-03-16
US20170270980A1 (en) 2017-09-21
US9704543B2 (en) 2017-07-11
CN110349605A (zh) 2019-10-18

Similar Documents

Publication Publication Date Title
US9652324B2 (en) Solid state disk controller apparatus
US7516371B2 (en) ECC control apparatus
US20120250411A1 (en) Nonvolatile semiconductor memory
KR20090019593A (ko) 이씨씨 제어 회로 및 그것을 포함하는 멀티채널 메모리시스템
US20070150792A1 (en) Memory module comprising a plurality of memory devices
US10971237B2 (en) Semiconductor device
CN101630289A (zh) 存储器控制器、存储器系统及用于存储器系统的控制方法
CN113360085A (zh) 存储器装置、用于操作其的方法以及自其读取档案的方法
US7589648B1 (en) Data decompression
US8909833B2 (en) Systems, methods, and articles of manufacture to stream data
CN110546709B (zh) 提供坏列修复的存储器设备和操作其的方法
EP2187399A1 (en) Read circuit for semiconductor memory device and semiconductor memory device
CN110349605B (zh) 通道控制装置
US8117351B1 (en) Serial parallel interface for data word architecture
CN114594902B (zh) Nand存储器的数据转移协议的开销减小
CN106815175B (zh) 数据传输设备
US11237729B1 (en) Fast bus inversion for non-volatile memory
US6760273B2 (en) Buffer using two-port memory
CN105608033B (zh) 半导体装置及其操作方法
US8614920B2 (en) Method and apparatus for logic read in flash memory
EP1605334A2 (en) Interface circuit for a single logic input pin of an electronic system
CN110209609B (zh) 串行接口电路、半导体装置以及串行并行转换方法
US11354209B2 (en) Column redundancy data architecture for yield improvement
US8897048B2 (en) Semiconductor memory device and programming method thereof
US20240212780A1 (en) Digital verify failbit count (vfc) circuit

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant