CN1103469C - 存储器查表方法及装置 - Google Patents

Abstract

一种存储器查表方法与装置，该装置包括：一存储器、一指令缓冲执行装置、一控制装置、一数据寄存器。所述方法，主要包括步骤：a、于第一时序周期中，所述指令缓冲执行装置执行查表指令，输出一查表信号，且所述控制装置将储存于存储器中的次一指令输出至指令缓冲执行装置；b、于第二时序周期中，所述控制装置产生一禁制信号以锁存次一指令，且控制装置输出一写入指令至指令缓冲执行装置，产生一写入信号，将查表数据输至数据寄存器中。

Description

存储器查表方法与装置

本发明涉及一种存储器查表方法与装置，特别是一种可应用于流水线(pipleline)结构的存储器查表方法与装置。

在以微程序控制器(micro-controller)进行的微程序控制中，通常是将一些常用的数据，例如转换用数值、查询的数据等置于只读存储器中，并予以建立一个转换表，而其一般硬件的实施装置及实施方法，请参阅图1，其为现有微程序控制器查表部分的结构与查表运作关系的示意图；图1中，一微程序控制器10包括：一存储器11(可为一只读存储器)、一程序计数器12、一地址寄存器13、一多路复用器14、一数据寄存器15、一控制装置16以及一指令解码执行装置17；其中，存储器11中包括一指令数据储存区111以及一查表数据储存区112。

图中标示的pc、m分别为程序计数器12以及地址寄存器13的内含值，且其皆分别为存储器11的地址pc、m；标示pc+1为程序计数器12的内含值pc加1以及存储器11的地址pc+1；而标示(pc)、(pc+1)与(m)则分别为存储器11的地址pc、pc+1、m的存储器内含值；当然，本发明中标示(pc)与标示(pc+1)即分别指储存于指令数据储存区111中的一查表指令与次一指令，而标示(m)则为储存于查表数据储存区112中的一查表数据。

现将图1应用于完成查表工作的程序，予以陈述如下：

步骤(a)：根据控制装置16产生于第一多路复用器控制状态的一多路复用器控制信号C1、一存储器致能信号E以及该程序计数器12的内含值pc，存储器11将自指令数据储存区111中输出查表指令(pc)至指令解码执行装置17，且指令解码执行装置17予以解码执行，输出一查表信号L，开始一查表程序；

步骤(b)：此时，控制装置16可根据查表信号L而产生处于一第二多路复用器控制状态的多路复用器控制信号C1至多路复用器14，以切换输出地址寄存器13的内含值m至查表数据储存区112；

步骤(c)：根据该存储器致能信号E，以使存储器11输出查表数据(m)，且配合控制装置16所产生的写入信号C2，查表数据(m)可存入数据寄存器15；以及

步骤(d)：控制装置16于未输入该查表信号L时，控制装置16即重新产生处于第一多路复用器控制状态的该多路复用器控制信号C1至多路复用器14，以切换输出该程序计数器12内含值加1后的值pc+1至指令数据储存区111，以供作为次一指令(pc+1)的输出地址，并结束该查表程序。

在上述查表程序中，由于必须进行程序计数器12与地址寄存器13内含值的切换，用以读取存储器11中不同地址区内的数据，所以，一旦微程序控制器10改为流水线结构(pipeline structure)时，将大大浪费时间于进行数据读取工作上。

所谓流水线结构，请参阅图2a，其为微程序控制器实施流水线(pipeline)运作的结构与运作关系的示意图；于图2(a)中，一微程序控制器20包括：一存储器21(可为一只读存储器)、一程序计数器22、一指令缓冲器23、一指令寄存器24以及一指令解码执行装置25。

如图2(b)所示，其为提取时序周期FC与执行时序周期EC相互重叠以进行流水线(pipeline)作业的示意图，其中，n为供作为存储器21地址用的程序计数器22的内含值；(n)是存储器21中地址n的内含值(其可为一指令)；标示T₀～T₂为时序周期。

请参阅图2(a)并配合图2(b)的说明，以对流水线结构有一更深入的了解：

在时序周期T₀时：

在提取周期FC期间：自程序计数器22输出存储器21的地址n，以读取存储器21地址n的内含值：将指令(n)输至指令缓冲器23中；

在时序周期T₁时：

(1)于执行周期EC期间：将指令缓冲器23中的指令(n)输出至指令寄存器24，以供指令解码执行装置25予以解码、执行；

(2)于提取周期FC期间：将程序计数器22的内含值n加1，以自程序计数器22输出存储器21的地址n+1，以供读取存储器21地址n+1的内含值：指令(n+1)输至指令缓冲器23中；

在时序周期T₂时：

(1)于执行周期EC期间：将指令缓冲器23中的指令(n+1)输出至指令寄存器24，以供指令解码执行装置25予以解码、执行；

(2)于提取周期FC期间：将程序计数器22的内含值n+1加1，以自程序计数器22输出存储器21的地址n+2，以供读取存储器21地址n+2的内含值：指令(n+2)输至该指令缓冲器23中；

直至存储器21中所储存的指令执行完毕为止。

现以二层流水线结构为例，请参阅图3(a)，其为现有实施二层流水线(pipeline)运作的微程序控制器查表部分的结构与查表运作关系示意图；在图3(a)中一微程序控制器30包括：一存储器31(其可为一只读存储器)、一程序计数器32、一地址寄存器33、一多路复用器34、一数据寄存器35、一控制装置36、一指令缓冲器37、一指令寄存器38以及一指令解码执行装置39；其中，在存储器31中包括一指令数据储存区311以及一查表数据储存区312。

其中标示pc、m分别为程序计数器32以及地址寄存器33的内含值、且其皆分别为存储器31的地址pc、m；当然，标示pc+1、pc+2为程序计数器32的内含值pc加1、pc加2以及存储器31的地址PC+1、pc+2；而标示(pc)、(pc+1)、(pc+2)与(m)则分别为存储器31地址pc、pc+1、pc+2、m的存储器内含值；当然，在本发明中标示(pc)与标示(pc+1)分别为储存于指令数据储存区311中的一查表指令与次一指令，而该标示(m)则为储存于该查表数据储存区312中的一查表数据。

图3(b)为现有实施流水线运作的微程序控制器的时序示意图；其中，标示FC为提取周期，标示EC为执行周期。

现将图3(a)所示结构应用于完成查表动作的程序，配合图3(b)所示的微程序控制器的时序示意图，予以说明如下：

在时序周期T₀时：

在提取周期FC期间：首先，根据控制装置36产生处于一第一多路复用器控制状态的一多路复用器控制信号C1、一存储器致能信号E以及程序计数器32的内含值pc，存储器31将自指令数据储存区311中输出该查表指令(pc)至指令缓冲器37；

在时序周期T₁时：

(1)于执行周期EC期间：指令缓冲器37中的该查表指令(pc)输出至指令寄存器38中，且指令解码执行装置39将自指令寄存器38中读出并执行该查表指令(pc)，以产生一查表信号L输出；

(2)于提取周期FC期间：根据处于该第一多路复用器控制状态的多路复用器控制信号C1、该存储器致能信号E以及该程序计数器32的内含值pc加1成为pc+1，存储器31将自该指令数据储存区311中输出次一指令(pc+1)至指令缓冲器37；

在时序周期T₂时：

(1)于执行周期EC期间：保持无动作(No Opration，NOP)；

(2)于提取周期FC期间：控制装置36根据该查表信号L而产生处于一第二多路复用器控制状态的该多路复用器控制信号C1至多路复用器34中，以切换输出地址寄存器33的内含值m至存储器31，此时，存储器31配合该存储器致能信号E而输出储存于查表数据储存区312中的该查表数据(m)至指令缓冲器37中，且因而遮盖掉原先于时序周期T₁的提取周期FC期间所储存于指令缓冲器37中的该次一指令(pc+1)；

在时序周期T₃时：

(1)于执行周期EC期间：指令缓冲器37中的该查表数据(m)经由指令寄存器38并配合该控制装置36所产生的一写入信号C2，而输出至数据寄存器35中，以完成查表动作；

(2)于提取周期FC期间：控制装置36又重新产生处于第一多路复用器控制状态的该多路复用器控制信号C1至多路复用器34中，以使程序计数器32的内含值pc+1输出至存储器31，以使存储器31配合该存储器致能信号E，重新自指令数据储存区311中输出次一指令(pc+1)至指令缓冲器37；其中，由于原先于时序周期T₁的提取周期FC期间所储存于指令缓冲器37中的次一指令(pc+1)被在时序周期T₂的提取周期FC期间的查表数据(m)所遮盖，故此时该程序计数器32的内含值仍应保持为pc+1；

在时序周期T₄时：

(1)于执行周期EC期间：指令缓冲器37中的该次一指令(pc+1)输出至指令寄存器38中，且该指令解码执行装置39将自指令寄存器38中读出并执行该次一指令(pc+1)；

(2)于提取周期FC期间：根据处于该第一多路复用器控制状态的该多路复用器控制信号C1、该存储器致能信号E以及程序计数器32的内含值pc+1加1成为pc+2，存储器31将自该指令数据储存区311中输出指令(pc+2)至指令缓冲器37中；

由上所述，以现有具二层流水线结构的控制器30，欲完成该查表程序(意指自产生该查表信号L开始至将该查表数据(m)输入至该数据寄存器35中为止)，共需3个时序周期(即T₁～T₃)，其中一个时序周期将被浪费在预先读取该次一指令(pc+1)的动作上，并降低了指令缓冲器37的运用效率，一旦，在流水线结构改为三层以上时，则所浪费的时序周期势必呈非线性方式大大上扬，这样，将严重降低控制器30的工作效率。

本发明的主要目的在于提供一种可应用于流水线结构并缩短查表时间的存储器查表方法。

本发明的另一目的在于不用大大更动现有微程序控制器的结构下，提供一种低成本的存储器查表装置。

本发明的存储器查表方法，是利用一指令缓冲执行装置、一控制装置与一数据寄存器，以将储存于一存储器的一查表数据输出至所述数据寄存器中，该方法包括以下步骤：

(a₀)根据一程序指令计数值，控制装置将储存于一存储器中的查表指令，输出至指令缓冲执行装置，以供指令缓冲执行装置执行；

(a)在第一时序周期中，指令缓冲执行装置执行预先所储存的该查表指令，以产生一查表信号，且控制装置根据该查表信号，以将储存于存储器中的次一指令输出至指令缓冲执行装置；

(b)在第二时序周期中，控制装置产生一禁制信号以锁存位于指令缓冲执行装置中的次一指令，且控制装置输出一写入指令至指令缓冲执行装置，以供指令缓冲执行装置产生一写入信号，以将查表数据输出至数据寄存器中。

其中，所述存储器包括一指令数据储存区及一查表数据储存区。

其中，所述步骤(a)中，所述查表指令及次一指令皆储存于所述指令数据储存区中，且所述查表数据储存于所述查表数据储存区中。

其中，所述程序指令计数值作为所述指令数据储存区中所储存指令的地址使用。

其中，所述步骤(b)包括下列步骤：

(b₁)利用所述控制装置输出的禁制信号，以锁存位于所述指令缓冲执行装置中的次一指令；

(b₂)根据一查表数据指标值，将所述存储器中的查表数据输至数据总线；

(b₃)所述控制装置输出的写入指令输至所述指令缓冲执行装置中，以使指令缓冲执行装置执行所述写入指令；

(b₄)所述指令缓冲执行装置输出的写入信号输至所述数据寄存器，以将来自数据总线的查表数据输入至所述数据寄存器。

本发明的存储器查表装置，包括：

一存储器，其具一查表指令、次一指令以及一查表数据，存储器根据一指标地址控制信号以将所述查表指令、次一指令以及查表数据依序输出；

一指令缓冲执行装置，电连接于所述存储器，其是自所述存储器输入所述查表指令以及次一指令，且所述指令缓冲执行装置于执行查表指令时，输出一查表输出；

一控制装置，电连接于所述指令缓冲执行装置以及所述存储器，所述控制装置根据查表信号而输出所述指标地址控制信号，以使所述存储器输出查表数据，且所述控制装置产生一禁制信号以及一写入指令至所述指令缓冲执行装置，以使所述指令缓冲执行装置于输入次一指令时，予以锁存，同时，根据写入指令而输出一写入信号；

一数据寄存器电连接于所述存储器以及所述指令缓冲执行装置，所述数据寄存器根据写入信号而自所述存储器输入查表数据。

所述存储器可为只读存储器。

所述指令缓冲执行装置可包括：

一指令缓冲器，电连接于所述存储器以及所述控制装置，其用以依序自所述存储器输入查表指令以及次一指令，且于输入次一指令时，根据所述禁制信号，以将次一指令锁存于所述指令缓冲器中；

一指令执行装置，电连接于所述指令缓冲装置；该控制装置以及该数据寄存器，所述指令执行装置于执行所述查表指令时，产生查表信号至所述控制装置，且所述指令执行装置执行所述写入指令以输出写入信号至所述数据寄存器。

所述指令执行装置可包括：

一指令寄存器，电连接于所述指令缓冲器以及所述控制装置，其用以依序储存查表指令以及次一指令，且自所述控制装置输入所述写入指令；

一指令解码执行装置电连接于所述指令寄存器以及所述控制装置，所述指令解码执行装置用以执行自所述指令寄存器输入的所述查表指令以及写入指令，以分别产生查表信号以及写入信号，并将其输出至所述控制装置。

所述的存储器查表装置，其特征在于，其还可包括：

一程序计数器，用以储存所述查表指令以及次一指令于所述存储器中的储存地址；

一地址寄存器，用以储存所述查表数据于所述存储器中的储存地址，一多路复用器，电连接于所述程序计数器、地址寄存器、控制装置以及存储器，多路复用器根据自控制装置所输出的一多路复用器控制信号，以轮流将所述程序计数器或所述地址寄存器中的内含值，作为指标地址控制信号使用，以轮流将查表指令、次一指令以及查表数据输至所述存储器中。

所述第一及第二多路复用器控制状态可分别为一高电位及一低电位状态。

所述第一及第二多路复用器的控制状态也可分别为一低电位及一高电位状态。

所述的存储器查表装置，其特征在于，还可包括：

一解多路复用器，电连接于所述存储器、指令缓冲执行装置、数据寄存器以及控制装置，解多路复用器根据所述控制装置输出的一解多路复用器控制信号，以将所述查表指令以及下一指令输出至所述指令缓冲执行装置，或将所述查表数据送至所述数据寄存器。

所述存储器可包括一指令数据储存区以及一查表数据储存区，所述查表指令与次一指令储存于所述指令数据储存区中，且所述查表数据储存于所述查表数据储存区中。

利用下列附图及实施例对本发明的特点详细说明如下：

附图说明：

图1：为现有微程序控制器查表部分的结构与查表运作关系的示意图。

图2(a)、(b)：分别为微程序控制器实施流水线作业的结构与时序的示意图。

图3(a)、(b)：为现有实施二层流水线运作的微程序控制器查表部分的结构与查表运作关系以及时序的示意图。

图4(a)、(b)：为本发明的一较佳实施例的结构与时序示意图。

请参阅图4(a)，其为本发明的一较佳实施例的结构示意图；于图4(a)中，一微程序控制器40包括：一存储器41(较佳者，为一只读存储器)、一控制装置42、一数据寄存器43、一指令缓冲执行装置44、一程序计数45、一地址寄存器46、一多路复用47以及一数据寄存器48；其中，指令缓冲执行装置44  包括：一指令缓冲器441以及一指令执行装置442；而指令执行装置442包括：一指令寄存器4421以及一指令解码执行装置4422；其中，在存储器41中包括一指令数据储存区411以及一查表数据储存区412。

其中，标示pc、m分别为程序计数器45以及地址寄存器46的内含值，且其皆分别为存储器41的地址pc、m；当然，标示pc+1、pc+2为程序计数器45的内含值pc加1、pc加2以及存储器41的地址pc+1、pc+2；而标示(pc)、(pc+1)、(pc+2)与(m)则分别为存储器41地址pc、pc+1、pc+2、m的存储器内含值；当然，在本发明中标示(pc)与标示(pc+1)即分别指为储存于指令数据储存区411中的一查表指令与次一指令，而标示(m)为储存于该查表数据储存区412中的一查表数据。

图4(b)为本发明的一较佳实施例的时序示意图；其中，标示FC为提取周期，标示EC为执行周期。

现将图4(a)所示结构应用于完成查表动作的程序，配合图4(b)所示的微程序控制器的时序示意图，予以说明如下：

在时序周期T₀时：

在提取周期FC期间：首先，根据控制装置42所产生处于一第一多路复用器控制状态的一多路复用器控制信号C1以及处于一第一解多路复用器控制状态的一多路复用器控制信号C2、一存储器致能信号E以及作为一指标地址控制信号P使用的程序计数器45的内含值pc，存储器41将自指令数据储存区411中输出该查表指令(pc)至该指令缓冲器441中；

在时序周期T₁时：

(1)于执行周期EC期间：指令缓冲器441中的该查表指令(pc)输出至指令寄存器4421中，且指令解码执行装置4422将自指令寄存器4421中读出并执行该查表指令(pc)，以输出一查表信号L；

(2)于提取周期FC期间：根据处于该第一多路复用器控制状态的多路复用器控制信号C1、处于第一解多路复用器控制状态的多路复用器控制信号C2、存储器致能信号E以及程序计数器45的内含值pc加1成为pc+1，存储器41将自指令数据储存区411中输出次一指令(pc+1)至指令缓冲器441中；

在时序周期T₂时：

(1)于执行周期EC期间：控制装置42产生一禁制信号X至指令缓冲器441，以锁存(latch)该次一指令(pc+1)，且控制装置42产生一写入指令1至指令寄存器4421中，以使指令解码执行装置4422自该指令寄存器4421中读出并执行写入指令1，以产生一写入信号W输出至数据寄存器43，而使数据寄存器48将一数据总线(databus)中的数据(即时序周期T₂中提取周期FC期间输出至该数据总线D的该查表数据(m))输入其中(请配合参阅图4(b)中标示(B)部分)；

(2)于提取周期FC期间：控制装置42根据该查表信号L而产生处于一第二多路复用器控制状态的该多路复用器控制信号C1至多路复用器47，以及产生处于一第二解多路复用器控制状态的该多路复用器控制信号C2至解多路复用器48中，以切换输出作为该指标地址控制信号P使用的地址寄存器46的内含值m至存储器41，且使存储器41配合该存储器致能记号E，而将储存于查表数据储存区412中的该查表数据(m)输出至该数据总D；(请配合参阅图4(b)中标示(A)部分)；

在时序周期T₃时：

(1)于执行周期EC期间：指令缓冲器441中所锁存的次一指令(pc+1)输出至指令寄存器4421中，且指令解码执行装置4422将自指令寄存器4421中读出并执行该次一指令(pc+1)；

(2)于提取周期FC期间：控制装置42又重新产生处于第一多路复用器控制状态的该多路复用器控制信号C1至多路复用器47以及重新产生处于第一解多路复用器控制状态的解多路复用器控制信号C2至解多路复用器48中，且程序计数器45的内含值pc+1加1成为pc+2并输出至存储器41，以使该存储器41配合该存储器致能信号E，而自指令数据储存区411中输出指令(pc+2)至指令缓冲器441中；

本发明应用于二层流水线结构的微程序控制器40，欲完成该查表程序(指自产生该查表信号L开始至将该查表数据(m)输入至数据寄存器48中为止)，仅需2个时序周期(即T₁、T₂)即可，且一旦于流水线结构改为三层以上时，同所需的时序周期亦远低于图3(a)、(b)所示，所需的时序周期，这样，将可大大提高控制器40的工作效率。

本发明可改由该查表指令(pc)送出该查表数据(m)储存于存储器41中的地址m，同时程序计数器45的内含值pc、pc+1、pc+2等可供作为该指标地址控制信号P使用，这样，将可节省地址寄存器46以及多路复用器47。

本发明亦可改由控制装置42输出该指标地址控制信号P，这样将更可节省程序计数器45；又，本发明亦可将指令数据储存区411的输出端电连接至指令缓冲器441，且将查表数据储存区412的输出端电连接至数据寄存器48中，以省略解多路复用器47。

如存储器41的内含值的比特数大于数据总线D的比特数时，则可增加另一组数据寄存器，以储存额外的比特。

综上论述，本发明在不用大大更动现有微程序控制器的结构下，提供一种低成本、可应用于流水线结构并可缩短查表时间的存储器查表方法与装置，故本发明具有较高的实用性。

Claims (24)

1、一种存储器查表方法，是利用一指令缓冲执行装置、一控制装置与一数据寄存器，以将储存于一存储器的一查表数据输出至所述数据寄存器中，该方法包括以下步骤：

(a₀)根据一程序指令计数值，控制装置将储存于一存储器中的查表指令，输出至指令缓冲执行装置，以供指令缓冲执行装置执行；

(a)在第一时序周期中，指令缓冲执行装置执行预先所储存的该查表指令，以产生一查表信号，且控制装置根据该查表信号，以将储存于存储器中的次一指令输出至指令缓冲执行装置；

(b)在第二时序周期中，控制装置产生一禁制信号以锁存位于指令缓冲执行装置中的次一指令，且控制装置输出一写入指令至指令缓冲执行装置，以供指令缓冲执行装置产生一写入信号，以将查表数据输出至数据寄存器中。

2、根据权利要求1所述的存储器查表方法，其特征在于，所述存储器包括一指令数据储存区及一查表数据储存区。

3、根据权利要求2所述的存储器查表方法，其特征在于，所述步骤(a)中，所述查表指令及次一指令皆储存于所述指令数据储存区中，且所述查表数据储存于所述查表数据储存区中。

4、根据权利要求1所述的存储器查表方法，其特征在于，所述程序指令计数值作为所述指令数据储存区中所储存指令的地址使用。

5、根据权利要求1所述的存储器查表方法，其特征在于，所述步骤(b)包括下列步骤：

(b₁)利用所述控制装置输出的禁制信号，以锁存位于所述指令缓冲执行装置中的次一指令；

(b₂)根据一查表数据指标值，将所述存储器中的查表数据输至数据总线；

(b₃)所述控制装置输出的写入指令输至所述指令缓冲执行装置中，以使指令缓冲执行装置执行所述写入指令；

(b₄)所述指令缓冲执行装置输出的写入信号输至所述数据寄存器，以将来自数据总线的查表数据输入至所述数据寄存器。

6、根据权利要求5所述的存储器查表方法，其特征在于，所述于步骤(b₂)中，所述查表数据指标值储存于一地址寄存器中。

7、根据权利要求1所述的存储器查表方法，其特征在于，所述指令缓冲执行装置包括一指令缓冲器、一指令寄存器以及一指令解码执行装置。

8、根据权利要求1所述的存储器查表方法，其特征在于，所述指令缓冲器根据所述禁制信号，使所述次一指令锁存于其中。

9、根据权利要求7所述的存储器查表方法，其特征在于，所述指令寄存器用以输入及储存由所述控制装置输出的所述写入指令。

10、根据权利要求7所述的存储器查表方法，其特征在于，所述指令解码执行装置依序对所述指令寄存器中的查表指令、写入指令以及次一指令进行解码。

11、根据权利要求7所述的存储器查表方法，其特征在于，所述存储器为一个只读存储器。

12、一种存储器查表装置，包括：

一存储器，其具一查表指令、次一指令以及一查表数据，存储器根据一指标地址控制信号以将所述查表指令、次一指令以及查表数据依序输出；

一指令缓冲执行装置，电连接于所述存储器，其是自存储器输入查表指令以及次一指令，且指令缓冲执行装置于执行查表指令时，输出一查表信号；

一控制装置，电连接于指令缓冲执行装置以及存储器，控制装置根据查表信号而输出所述指标地址控制信号，以使存储器输出查表数据，且控制装置产生一禁制信号以及一写入指令至指令缓冲执行装置，以使指令缓冲执行装置于输入次一指令时，予以锁存，同时，根据写入指令而输出一写入信号；

一数据寄存器电连接于存储器以及指令缓冲执行装置，数据寄存器根据写入信号而自存储器输入查表数据。

13、根据权利要求12所述的存储器查表装置，其特征在于，所述存储器为只读存储器。

14、根据权利要求12所述的存储器查表装置，其特征在于，所述指令缓冲执行装置包括：

一指令缓冲器，电连接于所述存储器以及所述控制装置，其用以依序自存储器输入查表指令以及次一指令，且于输入次一指令时，根据所述禁制信号，以将次一指令锁存于指令缓冲器中；

一指令执行装置，电连接于指令缓冲装置；该控制装置以及该数据寄存器，所述指令执行装置于执行所述查表指令时，产生查表信号至所述控制装置，且指令执行装置执行所述写入指令以输出写入信号至所述数据寄存器。

15、根据权利要求14所述的存储器查表装置，其特征在于，所述指令执行装置包括：

一指令寄存器，电连接于所述指令缓冲器以及所述控制装置，其用以依序储存查表指令以及次一指令，且自控制装置输入所述写入指令；

一指令解码执行装置电连接于指令寄存器以及控制装置，指令解码执行装置用以执行自指令寄存器输入的所述查表指令以及写入指令，以分别产生查表信号以及写入信号，并将其输出至控制装置。

16、根据权利要求12所述的存储器查表装置，其特征在于，其还包括：

一程序计数器，用以储存所述查表指令以及次一指令于所述存储器中的储存地址；

一地址寄存器，用以储存所述查表数据于所述存储器中的储存地址；

一多路复用器，电连接于所述程序计数器、地址寄存器、控制装置以及存储器，多路复用器根据控制装置输出的一多路复用器控制信号，以轮流将程序计数器或地址寄存器中的内含值，作为指标地址控制信号使用，以轮流将查表指令、次一指令以及查表数据输至存储器中。

17、根据权利要求16所述的存储器查表装置，其特征在于，所述控制装置于查表信号未输入时，输出处于所述第一多路复用器控制状态的多路复用器控制信号，以将所述程序计数器的内含值作为指标地址控制信号使用，以使所述存储器输出查表指令或次一指令，且控制装置于输入所述查表信号时，多路复用器控制信号处于所述第二多路复用器控制状态，以将所述地址寄存器的内含值作为指标地址控制信号使用，以使所述存储器输出查表数据。

18、根据权利要求17所述的存储器查表装置，其特征在于，所述第一及第二多路复用器控制状态分别为一高电位及一低电位状态。

19、根据权利要求17所述的存储器查表装置，其特征在于，所述第一及第二多路复用器的控制状态分别为一低电位及一高电位状态。

20、根据权利要求12所述的存储器查表装置，其特征在于，还包括：

一个解多路复用器，电连接于所述存储器、指令缓冲执行装置、数据寄存器以及控制装置，解多路复用器根据控制装置输出的一解多路复用器控制信号，以将所述查表指令以及下一指令输出至指令缓冲执行装置，或将所述查表数据送至数据寄存器。

21、根据权利要求20所述的存储器查表装置，其特征在于，所述控制装置于所述查表信号未端输入时，输出处于所述第一解多路复用器控制状态的解多路复用器控制信号，以将所述查表指令与次一指令输出至所述指令缓冲执行装置，且控制装置于输入查表数据时，解多路复用器控制信号处于一个第二解多路复用器控制状态，以将查表数据输出至所述数据寄存器中。

22、根据权利要求21所述的存储器查表装置，其特征在于，所述第一及第二解多路复用器控制状态分别为一高电位及一低电位状态。

23、根据权利要求21所述的存储器查表装置，其特征在于，所述第一及第二解多路复用器控制状态分别为一低电位及一高电位状态。

24、根据权利要求12所述的存储器查表装置，其特征在于，所述存储器包括一指令数据储存区以及一查表数据储存区，所述查表指令与一指令储存于指令数据储存区中，且所述查表数据储存于查表数据储存区中。

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