CN110334041A - 一种数字信号处理器dsp的非易失性大容量高速数据存储装置 - Google Patents

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王胜国
吴霞飞
宋颖祥
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    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4282—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus

Abstract

本发明提供一种非易失性大容量高速数据存储装置，包括现场可编程逻辑器件FPGA、eMMC存储芯片、flash、SPI接口，现场可编程逻辑器件FPGA具有SRIO高速通信接口，eMMC存储芯片由高速串行接口和NAND flash组成，现场可编程逻辑器件FPGA通过高速串行接口与所述eMMC存储芯片连接，通过设置由具有SRIO高速通信接口的现场可编程逻辑器件FPGA、存储有用于对现场可编程逻辑器件FPGA进行处理数据、控制、通信的目标识别程序、由高速串行接口和NAND flash组成的eMMC存储芯片构成的非易失性大容量高速数据存储装置，使存储数据时数字信号处理器DSP的数据通过SRIO高速通信接口发送至场可编程逻辑器件FPGA，现场可编程逻辑器件FPGA再通过高速串行接口将数据发送至eMMC存储芯片，保证了传输数据的高速率。

Description

一种数字信号处理器DSP的非易失性大容量高速数据存储 装置
技术领域
本发明属于数字信号处理器DSP的数据存储技术领域，具体涉及一种数字信号处理器DSP的非易失性大容量高速数据存储装置。
背景技术
现有数字信号处理器DSP外接的非易失性存储器以低俗低容量存储器为主，即通过EMIF总线或SPI接口连接的Nor flash或I2C接口连接的EEPROM。
这两类存储器存在着缺陷，由于其低速和低容量的特点，在特殊的应用场合，DSP无法将大量数据快速地存储在非易失性存储器中。
发明内容
本发明的目的是提供一种非易失性大容量高速数据存储装置。
本发明解决其技术问题的技术方案为：一种数字信号处理器DSP的非易失性大容量高速数据存储装置，包括现场可编程逻辑器件FPGA、eMMC存储芯片、flash、SPI接口，所述现场可编程逻辑器件FPGA具有SRIO高速通信接口，所述eMMC存储芯片由高速串行接口和NAND flash组成，所述现场可编程逻辑器件FPGA通过高速串行接口与所述eMMC存储芯片连接，所述flash中存储有用于对现场可编程逻辑器件FPGA进行处理数据、控制、通信的目标识别程序，所述现场可编程逻辑器件FPGA与flash通过SPI接口连接。
为了使现场可编程逻辑器件FPGA在读写eMMC数据时对未操作的数据进行缓存，还包括DDR3 SDRAM存储芯片，所述DDR3 SDRAM存储芯片外接在现场可编程逻辑器件FPGA上。
为了使该装置便于维修和更换，还包括存储子卡、对外通信接插件，所述现场可编程逻辑器件FPGA、eMMC存储芯片、flash、DDR3 SDRAM存储芯片、对外通信接插件设置在存储子卡上，所述存储子卡的型号为A4-AX1-ZB。
本发明的有益效果为：通过设置由具有SRIO高速通信接口的现场可编程逻辑器件FPGA、存储有用于对现场可编程逻辑器件FPGA进行处理数据、控制、通信的目标识别程序、由高速串行接口和NAND flash组成的eMMC存储芯片构成的非易失性大容量高速数据存储装置，使存储数据时数字信号处理器DSP的数据通过SRIO高速通信接口发送至场可编程逻辑器件FPGA，场可编程逻辑器件FPGA再通过高速串行接口将数据发送至eMMC存储芯片，读取数据时数据从eMMC存储芯片上通过高速串行接口发送至现场可编程逻辑器件FPGA，现场可编程逻辑器件FPGA再通过SRIO高速通信接口将数据发送给数字信号处理器DSP，保证了传输数据的高速率；通过在可编程逻辑器件FPGA外接DDR3 SDRAM存储芯片，使现场可编程逻辑器件FPGA在读写eMMC数据时对未操作的数据进行缓存；通过将现场可编程逻辑器件FPGA、eMMC存储芯片、DDR3 SDRAM存储芯片、外通信接插件设置在存储子卡上，使该装置便于维修和更换。
附图说明
图1是本发明的原理图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
如图1所示，本发明包括现场可编程逻辑器件FPGA、eMMC存储芯片、flash、SPI接口，所述现场可编程逻辑器件FPGA具有SRIO高速通信接口，所述eMMC存储芯片由高速串行接口和NAND flash组成，所述现场可编程逻辑器件FPGA通过高速串行接口与所述eMMC存储芯片连接，所述flash中存储有用于对现场可编程逻辑器件FPGA进行处理数据、控制、通信的目标识别程序，所述现场可编程逻辑器件FPGA与flash通过SPI接口连接。
还包括DDR3 SDRAM存储芯片，所述DDR3 SDRAM存储芯片外接在现场可编程逻辑器件FPGA上，使现场可编程逻辑器件FPGA在读写eMMC数据时对未操作的数据进行缓存。
还包括存储子卡、对外通信接插件，所述现场可编程逻辑器件FPGA、eMMC存储芯片、flash、DDR3 SDRAM存储芯片、对外通信接插件设置在存储子卡上，所述存储子卡的型号为A4-AX1-ZB，所述的现场可编程逻辑器件FPGA的SRIO高速通信接口通过对外通信接插件与数字信号处理器DSP的SRIO接口进行数据传输，使该装置便于维修和更换。
存储数据时，数字信号处理器DSP依次通过数字信号处理器DSP上的SRIO接口、存储子卡上的对外通信接插件与现场可编程逻辑器件FPGA的SRIO接口向现场可编程逻辑器件FPGA发送数据，现场可编程逻辑器件FPGA接收到数据后经过flash中的目标识别程序处理后，通过eMMC存储芯片的高速串行接口将数据存入eMMC存储芯片，eMMC存储芯片为4张4GB容量大小的存储芯片，容量一共为16G，现场可编程逻辑器件FPGA上未操作的数据缓存在其外接的DDR3 SDRAM存储芯片上，存储数据的速率达到30MB/S以上；
读取数据时数字信号处理器DSP通过依次通过数字信号处理器DSP上的SRIO接口、存储子卡上的对外通信接插件与现场可编程逻辑器件FPGA的SRIO接口向现场可编程逻辑器件FPGA发送读取数据的命令，现场可编程逻辑器件FPGA在就收到指令后通过flash中的目标识别程序将数据从eMMC存储芯片中读出，再依次通过现场可编程逻辑器件FPGA的SRIO接口、存储子卡上的对外通信接插件、数字信号处理器DSP上的SRIO接口将数据读入数字信号处理器DSP，现场可编程逻辑器件FPGA上未操作的数据缓存在其外接的DDR3 SDRAM存储芯片上，最终信号处理板上的数字信号处理器DSP通过信号处理板上的网口将数据读入计算机，读取数据的速率达到60MB/S以上。
本发明通过设置由具有SRIO高速通信接口的现场可编程逻辑器件FPGA、存储有用于对现场可编程逻辑器件FPGA进行处理数据、控制、通信的目标识别程序、由高速串行接口和NAND flash组成的eMMC存储芯片构成的非易失性大容量高速数据存储装置，使存储数据时数字信号处理器DSP的数据通过SRIO高速通信接口发送至场可编程逻辑器件FPGA，场可编程逻辑器件FPGA再通过高速串行接口将数据发送至eMMC存储芯片，读取数据时数据从eMMC存储芯片上通过高速串行接口发送至现场可编程逻辑器件FPGA，现场可编程逻辑器件FPGA再通过SRIO高速通信接口将数据发送给数字信号处理器DSP，保证了传输数据的高速率；通过在可编程逻辑器件FPGA外接DDR3 SDRAM存储芯片，使现场可编程逻辑器件FPGA在读写eMMC数据时对未操作的数据进行缓存；通过将现场可编程逻辑器件FPGA、eMMC存储芯片、DDR3 SDRAM存储芯片、外通信接插件设置在存储子卡上，使该装置便于维修和更换。

Claims (3)

1.一种数字信号处理器DSP的非易失性大容量高速数据存储装置，其特征在于：包括现场可编程逻辑器件FPGA、eMMC存储芯片、flash、SPI接口，所述现场可编程逻辑器件FPGA具有SRIO高速通信接口，所述eMMC存储芯片由高速串行接口和NAND flash组成，所述现场可编程逻辑器件FPGA通过高速串行接口与所述eMMC存储芯片连接，所述flash中存储有用于对现场可编程逻辑器件FPGA进行处理数据、控制、通信的目标识别程序，所述现场可编程逻辑器件FPGA与flash通过SPI接口连接。
2.根据权利要求1所述的一种数字信号处理器DSP的非易失性大容量高速数据存储装置，其特征在于：还包括用于对现场可编程逻辑器件FPGA在读写eMMC数据时对未操作的数据进行缓存的DDR3 SDRAM存储芯片，所述DDR3 SDRAM存储芯片外接在现场可编程逻辑器件FPGA上。
3.根据权利要求1或2所述的一种数字信号处理器DSP的非易失性大容量高速数据存储装置，其特征在于：还包括具有处理、控制、通信、电源等功能存储子卡，对外通信接插件，所述现场可编程逻辑器件FPGA、eMMC存储芯片、flash、DDR3 SDRAM存储芯片、外通信接插件设置在存储子卡上，所述存储子卡的型号为A4-AX1-ZB。
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US20070007998A1 (en) * 2005-06-29 2007-01-11 Thomas Bollinger System and method for configuring a field programmable gate array
CN103885919A (zh) * 2014-03-20 2014-06-25 北京航空航天大学 一种多dsp和fpga并行处理系统及实现方法
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