CN110311541B - 一种快速下电时的输出保护电路 - Google Patents

Abstract

本发明揭示了一种快速下电时的输出保护电路，接设于LDO的环路中输入电压VDD、输出电压VOUT之间，该输出保护电路包括齐纳二极管D1、低压NMOS管M1和高压LDMOS管M2，其中高压LDMOS管M2的漏极与输入电压VDD相连接，LDMOS管M2的源极与NMOS管M1的漏极相连接，NMOS管M1的源极与LDO的输出连接为输出电压VOUT，齐纳二极管D1的负极与两个MOS管的共栅节点A相接于输入电压VDD，且齐纳二极管D1的正极接地。应用本发明的电路结构改良设计，实现了在输入电压快速下电时输出电压不会过量下降而持续保持在正常范围，同时该电路的面积需求小、利于集成设计，并利用电流钳位可靠地降低了输出保护电路的功耗。

Description

一种快速下电时的输出保护电路

技术领域

本发明涉及一种电压保护电路，尤其涉及一种低成本、低功耗地隔绝快速下电时延时效应、稳定输出的保护电路。

背景技术

随着电子应用科技的日新月异，作为硬件基础的顺势发展，其中微电子方面也在不断层出的技术问题中不断突破、发展。在诸多应用系统的微电子设计中，不同电子器件都需要大小各不相同的额定电压进行驱动，尤其在系统级的多电子元器件模组中，只要其中一个电子元器件无法正常工作，将很大程度上导致系统无法正常实现功能或崩溃。因此对各类元器件的供能端与输入电压之间需要接入低压差线性稳压器，即业内术语简称的LDO，从而实现对高输入电压向低压的转换输出。

然而，输入电压如果快速从高压降至低压时，即常规的关断输入或切换档位，由于LDO构成的环路客观存在的延时，环路的输出电压将很大可能地也下降过半，这无疑造成了部分电子元器件的失电中断。由此可见，输出电压的过多下降，造成了系统工作的不稳定。

需要说明的是，在MOS管设计和生产应用领域中，低压通常指的是MOS管的VGS、VDS压差需小于5V的情况；而高压MOS管指的是VGS<5V、但VDS大于5V的器件。

发明内容

本发明的目的旨在提出一种快速下电的输出保护电路，以解决输出电压受LDO环路延时效应下降过低而影响系统工作稳定性的问题。

本发明实现上述目的的技术解决方案是，一种快速下电时的输出保护电路，接设于LDO的环路中输入电压VDD、输出电压VOUT之间，其特征在于：所述输出保护电路包括齐纳二极管D1、低压NMOS管M1和高压LDMOS管M2，其中高压LDMOS管M2的漏极与输入电压VDD相连接，高压LDMOS管M2的源极与低压NMOS管M1的漏极相连接，低压NMOS管M1的源极与LDO的输出连接为输出电压VOUT，齐纳二极管D1的负极与两个MOS管的共栅节点A相接于输入电压VDD，且齐纳二极管D1的正极接地。

进一步地，所述输入电压VDD的电压范围介于3V-100V，输出电压VOUT介于3V-5V，所述快速下电的时间小于1秒。

进一步地，所述输入电压VDD与所述共栅节点A之间设有钳位电流的电阻R1。

更进一步地，所述电阻R1与反向的齐纳二极管D1串联所构成的支路中，共栅节点A的电压受齐纳二极管D1的钳位跟随至输入电压VDD的下电下限。

进一步地，所述输入电压VDD与所述高压LDMOS管M2的漏极之间设有钳位电流的电阻R2。

应用本发明的电路结构改良设计，具备突出的实质性特点和显著的进步性：该输出保护电路实现了在输入电压快速下电时输出电压不会过量下降而持续保持在正常范围，同时，该电路的面积需求小、利于集成设计，并利用电流钳位可靠地降低了输出保护电路的功耗。

附图说明

图1是本发明快速下电时输出保护电路的元器件组成及接线示意图。

具体实施方式

以下便结合实施例附图，对本发明的具体实施方式作进一步的详述，以使本发明技术方案更易于理解、掌握，从而对本发明的保护范围做出更为清晰的界定。

本发明设计者针对现有微电子设计中系统输入电压转换及电子元器件的输出分配上的不足，综合多年从事本行业之经验，致力于以较低的电路改善成本投入应对输入端的快速电压波动，实现稳定输出的目的，创新提出了一种快速下电时的输出保护电路。

为更具象化地理解，如图1所示的本发明之实施例电路结构示意图可见。常规电路设计中，该输入输出仅通过LDO（即低压差线性稳压器）构成的环路实现功能，使用在其线性区域内运行的晶体管或场效应管（FET），从应用的输入电压中减去超额的电压，产生经过调节的输出电压。然而分析现有系统故障发现，部分系统功能失灵是由于当输入电压快速从高压降低至低压时，仅有LDO环路造成的延时使得输出VOUT降至对应相连的电子元器件中断的电压水平。而本发明所提供的输出保护电路，改善了单一LDO环路的电路结构，在环路的输入电压VDD、输出电压VOUT之间接设包括齐纳二极管D1、低压NMOS管M1和高压LDMOS管M2的保护旁路，其中高压LDMOS管M2的漏极与输入电压VDD相连接，高压LDMOS管M2的源极与低压NMOS管M1的漏极相连接，低压NMOS管M1的源极与LDO的输出连接为输出电压VOUT，齐纳二极管D1的负极与两个MOS管的共栅节点A相接于输入电压VDD，且齐纳二极管D1的正极接地。由于二极管的反向接设，且二极管的反向击穿电压高于输入电压VDD的上限。该二极管还可以理解为系统的高压防护，当输入电压VDD上压超出系统额定电压，则二极管会被击穿，且两个MOS管被关断、LDO环路中断。而在输入电压VDD未超出系统额定电压的情况下，图中该共栅节点A的电压钳位、并实时跟随输入电压VDD变化，且共栅节点A作为两个MOS管的控制开关驱动控制支路电流的通断和线性度。其中高压LDMOS管M2具有耐高压、实现功率控制的功能，而低压NMOS管M1主要用于钳位输出，VOUT=VA-VTH_M1；其中VA为共栅节点A处的恒压值，而VTH_M1为M1的阈值电压，因自身阈值电压较低，从而能使得输出电压VOUT维持在较高的电压。

从系统运行角度来看，上述输入电压VDD的电压范围介于3V-100V，输出电压VOUT介于3V-5V，而所谓快速下电指的是输入电压从上限或接近上限的电压下降至下限的间隔时间小于1秒。

从降低输出保护电路功耗的角度来，该输入电压VDD与共栅节点A之间设有钳位电流的电阻R1。且电阻R1与反向的齐纳二极管D1串联所构成的支路中，共栅节点A的电压受齐纳二极管D1的钳位跟随至输入电压VDD的下电下限。其中，所接入的电阻R1的阻值远小于齐纳二极管的等效电阻，因此共栅节点A的电压无论接入电阻R1与否，均等效跟随输入电压VDD。此外，输入电压VDD与高压LDMOS管M2的漏极之间也接设有钳位电流的电阻R2，进一步降低两个MOS管所在支路的导通电流，而由于低压NMOS管M1的钳位作用，该支路导通电流的降低不会使得输出电压下降至不可控的幅度。

如图1所示的快速下电时的输出保护电路，在实施应用时，若输入电压VDD快速从70V降低至3.5V，则共栅节点A被钳位于3.5V，由于M1、M2的存在，使得输出电压VOUT将会从原先的3V输出微量下降至2.7V作业，从而可是后续系统维持正常运作。

综上结合图示的实施例详述，应用本发明的电路结构改良设计，具备突出的实质性特点和显著的进步性：该输出保护电路实现了在输入电压快速下电时输出电压不会过量下降而持续保持在正常范围，同时，该电路的面积需求小、利于集成设计，并利用电流钳位可靠地降低了输出保护电路的功耗。

以上详细描述了本发明的优选实施方式，但是，本发明并不局限于上述特定实施方式，本领域技术人员可以在权利要求的范围内进行修改或者等同变换，均应包含在本发明的保护范围之内。

Claims (2)

1.一种快速下电时的输出保护电路，接设于LDO的环路中输入电压VDD、输出电压VOUT之间，其特征在于：所述输出保护电路包括齐纳二极管D1、低压NMOS管M1和高压LDMOS管M2，其中高压LDMOS管M2的漏极与输入电压VDD相连接，高压LDMOS管M2的源极与低压NMOS管M1的漏极相连接，低压NMOS管M1的源极与LDO的输出连接为输出电压VOUT，齐纳二极管D1的负极与两个MOS管的共栅节点A相接于输入电压VDD，且齐纳二极管D1的正极接地；所述输入电压VDD与所述共栅节点A之间设有钳位电流的电阻R1，所述电阻R1与反向的齐纳二极管D1串联所构成的支路中，共栅节点A的电压受齐纳二极管D1的钳位跟随至输入电压VDD的下电下限；所述输入电压VDD与所述高压LDMOS管M2的漏极之间设有钳位电流的电阻R2，所述输入电压VDD为70V且快速下电至3.5V，所述共栅节点A的电压钳位在3.5V，对应输出电压VOUT为2.6V-2.9V。

2.根据权利要求1所述快速下电时的输出保护电路，其特征在于：所述输入电压VDD的电压范围介于3V-100V，输出电压VOUT介于3V-5V，所述快速下电的时间小于1秒。

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