CN110299179A - 使用每存储器实例活动定制的动态功率分析 - Google Patents

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Abstract

本公开涉及使用每存储器实例活动定制的动态功率分析。本公开涉及一种包括内建自测试(BIST)电路的装置,所述内建自测试(BIST)电路被配置为在存储器上以环路模式运行BIST模式,所述BIST模式被针对与可编程的操作数量对应的活动因子定制,所述BIST电路进一步被配置为在所述存储器上以所述环路模式运行所述BIST模式时测量电源上的动态功率。

Description

使用每存储器实例活动定制的动态功率分析
技术领域
本公开涉及测量芯片上的动态功率,并且更特别地,涉及使用内建自测试来测量芯片上的动态功率的电路和方法,该内建自测试允许每存储器实例活动定制。
背景技术
内建自测试(BIST)是用于测试存储器(包括发现/诊断和修复那些存储器内的缺陷)的重要工具。随着更多存储器集成到芯片中,需要进行深入的BIST测试和修复,以确保合理的产品质量/可靠性水平。为了提高BIST质量,常常会将更多测试模式作为制造测试的一部分而运行。但是,当包括所有测试模式时,总测试时间可能需要数百万个循环。这非常耗时。
此外,由于每种设计上的不同逻辑布置和金属定线,BIST中的逻辑功率测量容易出错。此外,即使动态功率可占据现代芯片中的总功率的大部分,用于大量生产的典型功率测量也不负责芯片上的动态功率。
发明内容
在本公开的方面,一种装置包括内建自测试(BIST)电路。所述内建自测试(BIST)电路被配置为在存储器上以环路模式运行BIST模式。所述BIST模式被针对与可编程的操作数量对应的活动因子定制。所述BIST电路进一步被配置为在所述存储器上以所述环路模式运行所述BIST模式时测量电源上的动态功率。
在本公开的另一方面,一种电路包括内建自测试(BIST)控制。所述内建自测试(BIST)控制被配置为将多个活动因子路由到BIST电路。所述内建自测试(BIST)电路包括被配置为存储可编程值的至少一个活动寄存器,以及所述BIST电路被配置为在存储器上以环路模式运行BIST模式并且在所述存储器上以所述环路模式运行所述BIST模式时测量电源上的动态功率。
在本公开的另一方面,一种方法包括:将多个活动因子输入到内建自测试(BIST)电路以限定BIST模式;在存储器上以环路模式练习所述BIST模式;在所述存储器上以所述环路模式练习所述BIST模式时测量电源上的电流;以及在所述存储器上以所述环路模式练习所述BIST模式时基于在所述电源上的测量的所述电流,计算所述电源上的动态功率。
附图说明
通过本公开的示例性实施例的非限制性实例并参考所述多个附图,在以下详细描述中描述本公开。
图1示出了根据本公开的方面的使用BIST的存储器芯片电路。
图2示出了根据本公开的方面的使用BIST的另一存储器芯片。
具体实施方式
本公开涉及测量芯片上的动态功率,并且更特别地,涉及使用内建自测试(BIST)来测量芯片上的动态功率的电路和方法,该内建自测试允许每存储器实例活动定制。在更具体的实施例中,本公开包括一种使用BIST测量芯片上的动态功率的方法,该BIST允许在每个存储器实例的基础上对用于读取、写入、搜索等的存储器激活因子进行定制。有利地,本公开使能客户设计功率对功率工具预测相关性。
在常规的功率测量工具中,由于每种设计上的不同逻辑布置和金属定线,逻辑功率测量容易出错。此外,即使动态功率占据总功率的大部分,通常也不测量芯片上的动态功率,然而,仅测量泄漏功率。另外,由于每个存储器实例上的不同存储器活动,难以在制造期间使客户功率与功率测量相关联。此外,常规的功率测量工具不针对芯片内容定制,并且不反映任何特定应用。而且,由于应用和测试条件的差异,功率测量难与客户协调。
在本文描述的实现方式中,可以直接在存储器或芯片存储器上测量动态功率。还可以基于客户的定制应用来针对活动因子定制测量。这些活动因子可以包括除了其他活动之外的例如搜索活动、读取活动和写入活动等。而且,在实施例中,可以在制造期间的晶片最终测试处、在模块最终测试处使用模型到硬件相关性或使用客户板来容易地复制动态功率测量。在示例中,存储器芯片可以基于客户的活动因子通过BIST电路和至少一个活动寄存器建模,以确定动态功率测量。在另一个实施例中,现在可以使用功率预测工具使存储器芯片与定制设计的存储器的特定活动因子相关联。由此,动态功率测量可以是功率优化的并且被反馈给客户以与客户功率需求相关联。此外,现在可以将电源完整性和噪声相关联。这可以通过一种方法来实现,该方法包括将多个活动因子输入到BIST电路以限定BIST模式、在存储器上以环路模式练习(exercise)BIST模式以及在存储器上以环路模式练习BIST模式时测量电源上的动态功率。
在实施例中,测量动态功率的电路和方法可以应用于模型、硬件相关性和客户部分。此外,通过使用每个存储器实例寄存器,可以在特定存储器实例上应用客户特定的激活(activation)。例如,当从芯片外部编程时,芯片上的不同存储器实例可具有不同的活动因子。测量动态功率的方法和电路也可以在任何设计上复制,以为任何特定芯片提供相关功率。此外,BIST可以用于测量动态功率,并且因此,不管芯片上的位置或布置,动态功率测量都可以给出相同的功率(因为功率是在硬宏上测量的)。实际上,可以修改本文描述的BIST而不会大大增加电路复杂性。此外,本文描述的电路和方法可以在需要动态功率测量时运行。
图1示出了根据本公开的方面的使用BIST的存储器芯片电路。在图1中,存储器芯片100包括BIST控制110。在实施例中,BIST控制110可以指示BIST电路部分运行何种模式(例如,棋盘模式)。此外,活动因子可以路由通过BIST控制110。例如,活动因子可以包括读取、写入、搜索和任何其他活动因子。BIST控制(BC)接口120可以向BIST控制110发送数据或从BIST控制110接收数据。
BIST引擎130可以向BIST I/O 140发送数据或从BIST I/O 140接收数据。进而,BIST I/O 140可以将数据发送到不同的寄存器,例如,读取活动寄存器150、写入活动寄存器160、搜索活动寄存器170和任何其他活动寄存器180。活动因子(例如,分别与读取操作、写入操作、搜索操作和任何其他操作的模式对应的读取活动、写入活动、搜索活动或任何其他活动因子)的可编程值被存储在它们的相应的读取活动寄存器150、写入活动寄存器160、搜索活动寄存器170和任何其他活动寄存器180中。在实施例中,可编程值可以是与用于读取活动寄存器150、写入活动寄存器、搜索寄存器170和任何其他活动寄存器180的操作对应的延迟。
此外,在图1中,读取活动寄存器150、写入活动寄存器160、搜索活动寄存器170和任何其他活动寄存器180可以物理地位于存储器芯片100上,例如,在存储器芯片100的BIST电路部分中。在这种实现方式中,由于BIST电路部分内建于存储器芯片100中,因此可以在任何时间测量动态功率。在其他实施例中,作为示例,读取活动寄存器150、写入活动寄存器160、搜索活动寄存器170和任何其他寄存器180可以位于BIST电路部分外部并且可以被连接到控制引脚(pin)。
在图1中,读取存取存储器(RAM)190可以是静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)或三元内容可寻址存储器(TCAM)。在示例中,存储器190可以与搜索寄存器170一起使用以确定用于搜索活动(即,搜索操作)的动态功率测量。在实施例中,存储在例如寄存器150、160、170、180的特定寄存器中的特定活动可以应用于存储器190。以此方式,BIST电路可以被配置为在存储器190上以环路模式运行BIST模式,其被定制用于与可编程的操作数量对应的活动因子。另外,BIST电路被配置为在存储器190上以环路模式运行BIST模式时测量电源上的动态功率。
作为操作的示例,客户可以将他们导入的每个存储器实例上的精确的活动因子应用到功率预测工具(例如,功率电子表格(spreadsheet))中以获得良好的功率相关性。更具体地,读取活动寄存器150可以存储读取活动因子的数量。读取活动因子的数量对应于读取操作的延迟。然后,BIST电路部分可以用BIST模式(例如,对应于读取活动因子)来练习RAM190,以确定BIST电路部分以额外的延迟切换到RAM 190的频率,该额外的延迟来自存储在读取活动寄存器150中的读取活动因子。特别地,BIST电路部分可以通过以存储在读取活动寄存器150中的额外的延迟来经历特定数量的循环而练习RAM 190,以测量读取活动因子的动态功率。此外,BIST电路部分可以用与多个活动因子对应的BIST模式来练习RAM 190。
在图1中,作为另一个说明性示例,可以为每个存储器实例中的读取和写入操作指定活动因子以匹配客户应用。在默认(default)情况下(即,如果没有给出特定的活动因子条件),活动因子可以默认为50%读取操作和50%写入操作;尽管这里也考虑了其他默认或定制。客户可以输入特定活动因子(即,60%读取活动因子和40%写入活动因子等)以与电路的不同设计功能近似。以这种方式,客户可以基于定制应用来定制活动因子;也就是说,可以为每个存储器中的读取和写入指定活动因子,以匹配特定的定制应用。然后,BIST电路部分可以用模式练习RAM 190,以获得使用活动因子的存储器实例的动态功率测量。因此,通过使用客户的精确活动因子,可以获得存储器实例的更准确的动态功率测量。
此外,本文考虑可以通过在借助BIST电路部分运行模式时测量电源上的电流来执行动态功率测量。另外,由于BIST可以内建在芯片中,因此BIST可以在几乎任何时间用于测量功率。同样的方法也可用于关联电源完整性/噪声,这对于缩放的(scaled up)性能至关重要。
图2示出了根据本公开的方面的使用BIST的另一存储器芯片。图2类似于图1,除了活动寄存器250、260、270和280每一者从单独的相应输入255、265、275和285接收数据之外。其他功能和特定组件保持相同,即,存储器芯片200包括BIST控制210、BC接口220、BIST引擎230、BIST I/O(BIO)240、读取活动寄存器250、读取活动寄存器输入255、写入活动寄存器260、写入活动寄存器输入265、搜索活动寄存器270、搜索活动寄存器输入275、任何其他寄存器280、任何其他寄存器输入285和读取存取存储器(RAM)290。
作为使用图2的存储器的操作的示例,读取活动寄存器250可以从读取活动寄存器输入255(即,位于BIST电路部分外部)接收与用于读取操作的延迟对应的读取活动因子的数量并存储该数量。然后,BIST电路部分可以用BIST模式(例如,对应于读取的活动因子)来练习RAM 290,以找出BIST电路部分以额外的延迟切换到RAM 290的频率,该额外的延迟来自存储在读取活动寄存器250中的读取活动因子。特别地,BIST电路部分可以通过以存储在读取活动寄存器250中的额外的延迟来经历特定数量的循环而练习RAM 290,以测量读取活动因子的动态功率。此外,BIST电路部分可以用与多个活动因子对应的BIST模式来练习RAM290。
在图2中,作为示例,客户可以将每个存储器实例上的精确的活动因子应用到功率预测工具中并获得良好的功率相关性。换句话说,可以为每个存储器中的读取和写入操作指定活动因子以匹配客户应用。在默认情况下(即,如果没有给出特定的活动因子条件),活动因子可以默认为50%读取操作和50%写入操作。因此,客户可以通过读取活动寄存器输入255和写入活动寄存器输入265输入特定活动因子(即,50%读取活动因子和50%写入活动因子)以与客户功能近似,然后BIST电路部分可以用模式练习RAM 290以获得动态功率测量。因此,通过使用客户的精确活动因子,可以获得更准确的动态功率测量。此外,可以通过在借助BIST电路部分运行模式时测量电源上的电流来执行动态功率测量。
本公开的使用允许每存储器实例活动定制的内建自测试来测量芯片上的动态功率的电路和方法可以使用多种不同的工具以多种方式来制造。一般而言,方法和工具被用于形成具有微米和纳米尺寸的结构。已从集成电路(IC)技术中采用了用于制造本公开的使用允许每存储器实例活动定制的内建自测试来测量芯片上的动态功率的电路和方法的方法,即,技术。例如,该结构可以建立在晶片上,并且以通过光刻工艺被图案化的材料膜来实现。特别地,使用允许每存储器实例活动定制的内建自测试来测量芯片上的动态功率的电路和方法的制造使用三个基本构建块:(i)将薄膜材料沉积在衬底上,(ii)通过光刻成像在膜的顶部施加图案化的掩模,以及(iii)选择性地将膜蚀刻到掩模。
使用允许每存储器实例活动定制的内建自测试来测量芯片上的动态功率的电路和方法可以使用多种不同的工具以多种方式制造。但是,一般而言,方法和工具用于形成尺寸为微米和纳米尺度的结构。用于制造电路的方法,即用于制造电路的技术和用于使用BIST测量芯片上的动态功率的方法已经从集成电路(IC)技术采用,该BIST允许本公开的每存储器实例活动定制。例如,该结构构建在晶片上,并且通过在晶片顶部上通过光刻工艺图案化的材料膜实现。特别地,电路的制造和使用内建自测试来测量芯片上的动态功率的方法允许每存储器实例活动定制使用三个基本构建块:(i)在薄膜上沉积薄膜材料(ii)通过光刻成像在膜的顶部上施加图案化掩模,和(iii)将膜选择性地蚀刻到掩模上。
如上所述的方法用在集成电路芯片的制造中。所得到的集成电路芯片可以由制造商以作为裸芯片的原始晶片形式(即,作为具有多个未封装芯片的单个晶片)或者以封装形式分发。在后一种情况下,芯片被安装在单芯片封装(诸如塑料载体中,其引线固定到母板或其他更高级别的载体)或多芯片封装(诸如陶瓷载体中,其具有表面互连和/或掩埋互连中的一者或两者)中。在任何情况下,芯片然后与其他芯片、分立电路元件和/或其他信号处理设备集成,作为(a)中间产品(诸如母板)或者(b)最终产品的一部分。最终产品可以是包括集成电路芯片的任何产品,从玩具和其他低端应用,到具有显示器、键盘或其他输入设备以及中央处理器的高级计算机产品。
本公开的各种实施例的描述已为了示例的目的而给出,但并非旨在是穷举性的或限于所公开的实施例。在不脱离所描述的实施例的范围和精神的情况下,许多修改和变化对于本领域普通技术人员将是显而易见的。本文中所用术语的被选择以旨在最好地解释实施例的原理、实际应用或对市场中发现的技术的技术改进,或者使本技术领域的其他普通技术人员能理解本文公开的实施例。

Claims (20)

1.一种包括内建自测试(BIST)电路的装置,被配置为在存储器上以环路模式运行BIST模式,其被针对与可编程的操作数量对应的活动因子定制,所述BIST电路进一步被配置为在所述存储器上以所述环路模式运行所述BIST模式时测量电源上的动态功率。
2.如权利要求1所述的装置,其中所述BIST电路进一步包括读取活动寄存器、写入活动寄存器、搜索活动寄存器和任何其他模式寄存器。
3.如权利要求2所述的装置,其中所述读取活动寄存器、所述写入活动寄存器、所述搜索寄存器和所述任何其他模式寄存器每一者接收来自所述BIST电路外部的输入。
4.如权利要求2所述的装置,其中所述读取活动寄存器、所述写入活动寄存器、所述搜索寄存器以及所述任何其他模式寄存器每一者存储与所述活动因子对应的可编程值。
5.如权利要求4所述的装置,其中所述可编程值是与所述读取活动寄存器、所述写入活动寄存器、所述搜索寄存器以及所述任何其他模式寄存器的操作对应的延迟。
6.如权利要求1所述的装置,其中所述BIST电路进一步包括读取活动寄存器、写入活动寄存器、搜索活动寄存器和任何其他模式寄存器,每一个寄存器位于所述BIST电路外部。
7.如权利要求1所述的装置,其中所述活动因子包括与读取操作、写入操作、搜索操作和任何其他操作的模式对应的读取活动因子、写入活动因子、搜索活动因子和任何其他模式活动因子。
8.如权利要求1所述的装置,其中所述存储器是静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)和三元内容可寻址存储器(TCAM)中的一者。
9.如权利要求1所述的装置,其中所述BIST电路进一步被配置为以通过在所述存储器上以所述环路模式运行所述BIST模式时测量所述电源上的电流来测量所述电源上的动态功率。
10.一种电路,包括:
内建自测试(BIST)控制,其被配置为将多个活动因子路由到BIST电路,其中:
所述BIST电路包括被配置为存储可编程值的至少一个活动寄存器,以及
所述BIST电路被配置为在存储器上以环路模式运行BIST模式,并且在所述存储器上以所述环路模式运行所述BIST模式时测量电源上的动态功率。
11.如权利要求10所述的电路,其中所述至少一个寄存器包括读取活动寄存器、写入活动寄存器、搜索活动寄存器和任何其他模式寄存器。
12.如权利要求11所述的电路,其中所述读取活动寄存器、所述写入活动寄存器、所述搜索寄存器和所述任何其他模式寄存器每一者接收来自所述BIST电路外部的输入。
13.如权利要求11所述的电路,其中所述读取活动寄存器、所述写入活动寄存器、所述搜索寄存器和所述任何其他模式寄存器每一者存储与活动因子对应的所述可编程值。
14.如权利要求13所述的电路,其中所述可编程值是与用于所述读取活动寄存器、所述写入活动寄存器、所述搜索寄存器和所述任何其他模式寄存器的操作对应的延迟。
15.如权利要求10所述的电路,其中所述活动因子包括与读取操作、写入操作、搜索操作和任何其他操作的模式对应的读取活动因子、写入活动因子、搜索活动因子和任何其他模式活动因子。
16.如权利要求10所述的电路,其中所述存储器是静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)和三元内容可寻址存储器(TCAM)中的一者。
17.如权利要求10所述的电路,其中所述BIST电路进一步被配置为通过在所述存储器上以所述环路模式运行所述BIST模式时测量所述电源上的电流来测量所述电源上的动态功率。
18.一种方法,包括:
将多个活动因子输入到内建自测试(BIST)电路以限定BIST模式;
在存储器上以环路模式练习所述BIST模式;
在所述存储器上以所述环路模式练习所述BIST模式时测量电源上的电流;以及
在所述存储器上以所述环路模式练习所述BIST模式时基于在所述电源上的测量的所述电流,计算所述电源上的动态功率。
19.如权利要求18所述的方法,其中所述活动因子包括与读取操作、写入操作、搜索操作和任何其他操作的模式对应的读取活动因子、写入活动因子、搜索活动因子和任何其他模式活动因子。
20.如权利要求18所述的方法,其中所述存储器是静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)和三元内容可寻址存储器(TCAM)中的一者。
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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060179378A1 (en) * 2005-01-27 2006-08-10 Matsushita Electric Industrial Co., Ltd. Semiconductor integrated circuit and method of testing the same
US20080046789A1 (en) * 2006-08-21 2008-02-21 Igor Arsovski Apparatus and method for testing memory devices and circuits in integrated circuits
US8677196B1 (en) * 2011-06-20 2014-03-18 Cadence Design Systems, Inc. Low cost production testing for memory
US20140119131A1 (en) * 2012-10-31 2014-05-01 Freescale Semiconductor, Inc. Memory device redundancy management system
US20150340103A1 (en) * 2014-05-21 2015-11-26 Lattice Semiconductor Corporation Embedded Memory Testing Using Back-To-Back Write/Read Operations
US20160299189A1 (en) * 2013-11-28 2016-10-13 Telefonaktiebolaget Lm Ericsson (Publ) Testing a feedback shift-register

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5983355A (en) * 1996-05-20 1999-11-09 National Semiconductor Corporation Power conservation method and apparatus activated by detecting specific fixed interrupt signals indicative of system inactivity and excluding prefetched signals
CA2212089C (en) 1997-07-31 2006-10-24 Mosaid Technologies Incorporated Bist memory test system
US6321320B1 (en) * 1998-10-30 2001-11-20 Hewlett-Packard Company Flexible and programmable BIST engine for on-chip memory array testing and characterization
US7269766B2 (en) * 2001-12-26 2007-09-11 Arm Limited Method and apparatus for memory self testing
US20050034089A1 (en) * 2003-08-06 2005-02-10 Mcguffin Tyson R. Area based power estimation
US7000204B2 (en) * 2003-09-02 2006-02-14 Hewlett-Packard Development Company, L.P. Power estimation based on power characterizations
US20060009959A1 (en) * 2004-07-07 2006-01-12 Fischer Timothy C Activity factor based design
US7555688B2 (en) * 2005-04-26 2009-06-30 Lsi Logic Corporation Method for implementing test generation for systematic scan reconfiguration in an integrated circuit
US7925899B2 (en) * 2005-12-29 2011-04-12 Intel Corporation Method, system, and apparatus for runtime power estimation
US8090965B1 (en) 2008-04-17 2012-01-03 Lsi Corporation System and method for testing memory power management modes in an integrated circuit
US8513957B2 (en) * 2010-06-02 2013-08-20 International Business Machines Corporation Implementing integral dynamic voltage sensing and trigger
US9092622B2 (en) * 2012-08-20 2015-07-28 Freescale Semiconductor, Inc. Random timeslot controller for enabling built-in self test module
US20140249782A1 (en) * 2013-03-01 2014-09-04 International Business Machines Corporation Dynamic power prediction with pin attribute data model
US9588177B1 (en) * 2016-01-05 2017-03-07 International Business Machines Corporation Optimizing generation of test configurations for built-in self-testing

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060179378A1 (en) * 2005-01-27 2006-08-10 Matsushita Electric Industrial Co., Ltd. Semiconductor integrated circuit and method of testing the same
US20080046789A1 (en) * 2006-08-21 2008-02-21 Igor Arsovski Apparatus and method for testing memory devices and circuits in integrated circuits
US8677196B1 (en) * 2011-06-20 2014-03-18 Cadence Design Systems, Inc. Low cost production testing for memory
US20140119131A1 (en) * 2012-10-31 2014-05-01 Freescale Semiconductor, Inc. Memory device redundancy management system
US20160299189A1 (en) * 2013-11-28 2016-10-13 Telefonaktiebolaget Lm Ericsson (Publ) Testing a feedback shift-register
US20150340103A1 (en) * 2014-05-21 2015-11-26 Lattice Semiconductor Corporation Embedded Memory Testing Using Back-To-Back Write/Read Operations

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