CN110286851A - 一种基于三维存储器的可重构处理器 - Google Patents

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Abstract

本发明提供一种基于三维存储器的可重构处理器，涉及微电子技术领域，包括一逻辑电路层，所述逻辑电路层包括一处理单元阵列和一随机存储阵列，于所述处理单元阵列和随机存储阵列的上方堆叠一三维非易失性存储阵列；所述三维非易失性存储阵列包括多个三维存储区域；所述处理单元阵列多个处理单元；所述可重构处理器根据需要处理的待处理内容的应用类型，以及每个所述处理单元与各所述三维存储区域的距离，重新配置各所述三维存储区域中保存的待处理内容的存储位置和/或用于处理所述待处理内容的所述处理单元。本发明提高了数据及应用的处理速度，且降低了处理功耗。

Description

一种基于三维存储器的可重构处理器
技术领域
本发明涉及微电子技术领域，尤其涉及一种基于三维存储器的可重构处理器。
背景技术
可重构处理器式一种结合计算的灵活性和计算的高效性为一体的新型计算架构，可以应用于包括汽车、航空航天、国防等在内的各个领域中，适用范围较广。可重构处理器技术是处理器技术未来重要的发展方向之一。随着集成电路工艺技术的进步，高昂的芯片研发和制造费用、超高集成度和系统的高度复杂性将迫使专用集成电路乃至系统集成电路芯片逐渐退出历史舞台。以可重构为主要特征的新型通用产品形态将逐渐主宰未来的集成电路市场，涵盖通信类、消费类和计算机类的集成电路应用领域。当前的通用计算和高性能计算正遭遇功耗瓶颈，存储带宽和数据资源共享等问题的严峻挑战。可重构计算处理器也是通用处理器未来重要的发展方向之一。
现有技术中，可重构处理器的用于存储数据和配置信息的片上内存容量较小，特别是对于人工智能的应用，由于计算量及数据量非常大，以致无法在片上完整地存储整个网络的数据和权重，必须不断从片外动态随机存储器上读取数据，与外部的存储进行频繁地访问，造成了人工智能的训练和推测阶段的性能降低、功耗升高，且数据或应用存储在同一存储器的位置不同也会影响读取速度，存储位置距离处理器较远则会增加额外的延迟。
发明内容
针对现有技术中存在的问题，本发明提供一种基于三维存储器的可重构处理器，包括一逻辑电路层，所述逻辑电路层包括一处理单元阵列和一随机存储阵列，于所述处理单元阵列和随机存储阵列的上方堆叠一三维非易失性存储阵列；
所述三维非易失性存储阵列包括多个三维存储区域；
所述处理单元阵列包括多个处理单元；
所述可重构处理器根据需要处理的待处理内容的应用类型，以及每个所述处理单元与各所述三维存储区域的距离，重新配置各所述三维存储区域中保存的待处理内容的存储位置和/或用于处理所述待处理内容的所述处理单元。
优选的，所述待处理内容包括待处理的数据和/或应用程序。
优选的，所述应用类型为计算密集型应用：
对于每个所述处理单元，所述可重构处理器统计所述处理单元对所述待处理内容的使用频率，并根据所述使用频率重新配置所述待处理内容在各所述三维存储区域中的所述存储位置。
优选的，所述可重构处理器依照下述规则重新配置所述待处理内容的所述存储位置：
调整所述待处理内容的所述存储位置，以使存储在靠近所述处理单元的所述三维存储区域中的所述待处理内容的使用频率高于存储在远离所述处理单元的所述三维存储区域中的所述待处理内容的使用频率。
优选的，所述应用类型为存储密集型应用：
对于每个所述三维存储区域，所述可重构处理器统计所述三维存储区域与各所述处理单元的距离，并按照所述距离重新配置用于处理所述三维存储区域中保存的所述待处理内容的所述处理单元。
优选的，所述可重构处理器依照下述规则重新配置用于处理所述待处理内容的所述处理单元：
将靠近保存有所述待处理内容的所述三维存储区域的存储位置的所述处理单元配置为处理所述待处理内容。
优选的，还包括所述三维非易失性存储阵列处于空闲状态时，所述可重构处理器统计并学习预设时间段内的所述处理单元阵列对所述三维非易失性存储阵列中各所述三维存储区域中的所述待处理内容的使用频率，并于下一次使用所述可重构处理器时根据所述学习得到的所述使用频率重新配置所述待处理内容的存储位置。
优选的，所述可重构处理器依照下述规则重新配置所述待处理内容的所述存储位置：
对于所述处理单元阵列中的每个所述处理单元，调整所述待处理内容的所述存储位置，以使存储在靠近所述处理单元的所述三维存储区域中的所述待处理内容的使用频率高于存储在远离所述处理单元的所述三维存储区域中的所述待处理内容的使用频率。
优选的，还包括一存储控制器，多个所述三维存储区域由所述存储控制器采用不同的时钟频率控制；并且
对于每个所述处理单元，靠近所述处理单元的所述三维存储区域的时钟频率高于远离所述处理单元的所述三维存储区域的时钟频率。
优选的，所述三维非易失性存储阵列的存储介质包括相变存储器，和/或NAND闪存，和/或阻变存储器，和/或磁性存储器。
上述技术方案具有如下优点或有益效果：提高了数据及应用的处理速度的同时降低了处理功耗。
附图说明
图1为本发明的较佳的实施例中，一种基于三维存储器的可重构处理器的结构示意图；
图2为本发明的一个较佳的实施例中，三维存储区域与处理单元的示意图。
具体实施方式
下面结合附图和具体实施例对本发明进行详细说明。本发明并不限定于该实施方式，只要符合本发明的主旨，则其他实施方式也可以属于本发明的范畴。
本发明的较佳的实施例中，基于现有技术中存在的上述问题，现提供一种基于三维存储器的可重构处理器，如图1所示，包括一逻辑电路层1，逻辑电路层1包括一处理单元阵列2和一随机存储阵列3，于处理单元阵列2和随机存储阵列3的上方堆叠一三维非易失性存储阵列4；
三维非易失性存储阵列4包括多个三维存储区域41；
处理单元阵列2包括多个处理单元21；
可重构处理器根据需要处理的待处理内容的应用类型，以及每个处理单元21与各三维存储区域41的距离，重新配置各三维存储区域41中保存的待处理内容的存储位置和/或用于处理待处理内容的处理单元21。
具体地，本实施例中，上述的随机存储单元阵列3包含多个随机存储单元31，每个随机存储单元31包含两个晶体管和一个电容，晶体管和电容采用2T1C结构形成，2T1C结构中的电容可以选择MIM电容，电容的一个极板由三维存储区域41相连构成，电容的另一个极板由三维非易失性存储阵列4制作过程中生成的重掺杂垂直沟道构成。
本实施例中，处理单元阵列2也可以位于三维非易失性存储阵列4的上方，三维非易失性存储阵列4由若干三维非易失性存储串构成，若三维非易失性存储阵列为64层，则表示每个三维非易失性存储串由64个存储单元构成。
本实施例中，根据三维非易失性存储阵列4距离可重构处理器中的每个处理单元21的远近将三维非易失性存储阵列4划分为多个三维存储区域41，这里的多个三维存储区域41可以为P个，其中P的取值大于等于2，且第P个区域相对于第P-1个区域而言，其距离该处理单元21更远。
本发明的较佳的实施例中，待处理内容包括待处理的数据和/或应用程序。
本发明的较佳的实施例中，应用类型为计算密集型应用：
对于每个处理单元21，可重构处理器统计处理单元21对待处理内容的使用频率，并根据使用频率重新配置待处理内容在各三维存储区域41中的存储位置。
本发明的较佳的实施例中，可重构处理器依照下述规则重新配置待处理内容的存储位置：
调整待处理内容的存储位置，以使存储在靠近处理单元21的三维存储区域41中的待处理内容的使用频率高于存储在远离处理单元21的三维存储区域41中的待处理内容的使用频率。
具体地，本实施例中，上述计算密集型应用的处理相对而言不需要太多的数据，而是需要大量的处理单元21来进行反复计算的过程，此时处理单元21可能会处于满载情况，而三维非易失性存储阵列4相对处于空闲状态，因此不方便迁移用于处理待处理内容的处理单元21，而可以通过迁移待处理内容在相对处于空闲状态的三维非易失性存储阵列4中的三维存储区域41中的存储位置以达到节约功耗和提升处理性能的目的。
进一步地，在上述计算密集型应用的计算过程中，对于每个处理单元21，可重构处理器通过统计处理单元21对待处理内容的使用频率，将使用频率相对较高的待处理内容定义为热数据和/或热应用程序，将使用频率相对较低的待处理内容定义为冷数据和/或冷应用程序，并通过将热数据和/或热应用程序迁移至靠近该处理单元21的三维存储区域41中，而将冷数据和/或冷应用迁移至远离该处理单元21的三维存储区域41中，从而有效提升上述待处理内容的处理速度且节约功耗。
本发明的较佳的实施例中，应用类型为存储密集型应用：
对于每个三维存储区域41，可重构处理器统计三维存储区域41与各处理单元21的距离，并按照距离重新配置用于处理三维存储区域41中保存的待处理内容的处理单元21。
本发明的较佳的实施例中，可重构处理器依照下述规则重新配置用于处理待处理内容的处理单元21：
将靠近保存有待处理内容的三维存储区域41的存储位置的处理单元21配置为处理待处理内容。
具体地，本实施例中，上述存储密集型应用的处理相对而言不需要太多的处理单元21，而是需要频繁访问待处理内容，此时不方便迁移待处理内容在三维存储区域41中的存储位置，而可以通过将上述待处理内容配置为由靠近该待处理内容在三维存储区域41中的存储位置的处理单元21进行处理，以实现更好的性能同时具有更低的功耗。
本发明的较佳的实施例中，还包括三维非易失性存储阵列4处于空闲状态时，可重构处理器统计并学习预设时间段内的处理单元阵列2对三维非易失性存储阵列4中各三维存储区域41中的待处理内容的使用频率，并于下一次使用可重构处理器时根据使用频率重新配置待处理内容的存储位置。
本发明的较佳的实施例中，可重构处理器依照下述规则重新配置待处理内容的存储位置：
对于处理单元阵列2中的每个处理单元21，调整待处理内容的存储位置，以使存储在靠近处理单元21的三维存储区域41中的待处理内容的使用频率高于存储在远离处理单元21的三维存储区域41中的待处理内容的使用频率。
具体地，本实施例中，可重构处理器可通过人工智能统计并学习预设时间段内的处理单元21对三维非易失性存储阵列4中各三维存储区域41中的待处理内容的使用频率，并于下一次使用可重构处理器时根据学习得到使用频率重新配置待处理内容的存储位置，有效提高处理速度且降低功耗。
本发明的较佳的实施例中，还包括一存储控制器，多个三维存储区域41由存储控制器采用不同的时钟频率控制；并且
对于每个处理单元21，靠近处理单元21的三维存储区域41的时钟频率高于远离处理单元21的三维存储区域41的时钟频率。
本发明的较佳的实施例中，三维非易失性存储阵列4的存储介质包括相变存储器，和/或NAND闪存，和/或阻变存储器，和/或磁性存储器。
本发明的一个较佳的实施例中，如图2所示，301区域51和302区域52分别为三维非易失性存储阵列中的其中两个三维存储区域，且301区域51靠近处理单元21，而302区域52远离处理单元21，因此可以将处理单元21经常使用的数据存储至301区域51中，将处理单元21不经常使用的数据存储至302区域52中。其中，301区域51相对于302区域52而言，采用更高的时钟频率，以确保更快的存取速度，解决了传统存储器中的全部存储单元均采用统一的时钟频率带来的存取速度的减慢。
以上所述仅为本发明较佳的实施例，并非因此限制本发明的实施方式及保护范围，对于本领域技术人员而言，应当能够意识到凡运用本说明书及图示内容所作出的等同替换和显而易见的变化所得到的方案，均应当包含在本发明的保护范围内。

Claims (10)

1.一种基于三维存储器的可重构处理器，其特征在于，包括一逻辑电路层，所述逻辑电路层包括一处理单元阵列和一随机存储阵列，于所述处理单元阵列和随机存储阵列的上方堆叠一三维非易失性存储阵列；
所述三维非易失性存储阵列包括多个三维存储区域；
所述处理单元阵列包括多个处理单元；
所述可重构处理器根据需要处理的待处理内容的应用类型，以及每个所述处理单元与各所述三维存储区域的距离，重新配置各所述三维存储区域中保存的待处理内容的存储位置和/或用于处理所述待处理内容的所述处理单元。
2.根据权利要求1所述的可重构处理器，其特征在于，所述待处理内容包括待处理的数据和/或应用程序。
3.根据权利要求1所述的可重构处理器，其特征在于，所述应用类型为计算密集型应用：
对于每个所述处理单元，所述可重构处理器统计所述处理单元对所述待处理内容的使用频率，并根据所述使用频率重新配置所述待处理内容在各所述三维存储区域中的所述存储位置。
4.根据权利要求3所述的可重构处理器，其特征在于，所述可重构处理器依照下述规则重新配置所述待处理内容的所述存储位置：
调整所述待处理内容的所述存储位置，以使存储在靠近所述处理单元的所述三维存储区域中的所述待处理内容的使用频率高于存储在远离所述处理单元的所述三维存储区域中的所述待处理内容的使用频率。
5.根据权利要求1所述的可重构处理器，其特征在于，所述应用类型为存储密集型应用：
对于每个所述三维存储区域，所述可重构处理器统计所述三维存储区域与各所述处理单元的距离，并按照所述距离重新配置用于处理所述三维存储区域中保存的所述待处理内容的所述处理单元。
6.根据权利要求5所述的可重构处理器，其特征在于，所述可重构处理器依照下述规则重新配置用于处理所述待处理内容的所述处理单元：
将靠近保存有所述待处理内容的所述三维存储区域的存储位置的所述处理单元配置为处理所述待处理内容。
7.根据权利要求4所述的可重构处理器，其特征在于，还包括:
所述三维非易失性存储阵列处于空闲状态时，所述可重构处理器统计并学习预设时间段内的所述处理单元阵列对所述三维非易失性存储阵列中各所述三维存储区域中的所述待处理内容的使用频率，并于下一次使用所述可重构处理器时根据所述学习得到的所述使用频率重新配置所述待处理内容的存储位置。
8.根据权利要求7所述的可重构处理器，其特征在于，所述可重构处理器依照下述规则重新配置所述待处理内容的所述存储位置：
对于所述处理单元阵列中的每个所述处理单元，调整所述待处理内容的所述存储位置，以使存储在靠近所述处理单元的所述三维存储区域中的所述待处理内容的使用频率高于存储在远离所述处理单元的所述三维存储区域中的所述待处理内容的使用频率。
9.根据权利要求1所述的可重构处理器，其特征在于，还包括一存储控制器，多个所述三维存储区域由所述存储控制器采用不同的时钟频率控制；并且
对于每个所述处理单元，靠近所述处理单元的所述三维存储区域的时钟频率高于远离所述处理单元的所述三维存储区域的时钟频率。
10.根据权利要求1所述的可重构处理器，其特征在于，所述三维非易失性存储阵列的存储介质包括相变存储器，和/或NAND闪存，和/或阻变存储器，和/或磁性存储器。
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