CN110264974A - 像素电路及其驱动方法、阵列基板、显示面板、显示装置 - Google Patents

Abstract

本发明实施例提供了一种像素电路，包括：衬底基板、位于衬底基板上的多个亚像素单元、多条扫描线和多条数据线，还包括位于相邻两列或相邻两行亚像素单元之间的n条信号线；每一亚像素单元包括第一开关、第二开关和存储电容。第一开关的第一端连接数据线，第二端连接第二开关的第一端，控制端连接扫描线；第二开关的第二端连接存储电容，控制端连接信号线。在像素写入阶段，信号线被配置为使得第二开关打开的时间，与该第二开关所属亚像素单元包括的第一开关打开的时间部分重叠。在防偏压阶段，信号线被配置为使得第二开关打开的时间，与该第二开关所属亚像素单元包括的第一开关打开的时间错开。本发明实施例能够增长对存储电容的充电时间。

Description

像素电路及其驱动方法、阵列基板、显示面板、显示装置

技术领域

本发明涉及显示技术领域，具体为一种像素电路及其驱动方法、阵列基板、显示面板、显示装置。

背景技术

液晶显示器被广泛应用在电子产品，如便携式个人计算机、数字相机、投影机及其它相似产品上。一般而言，液晶显示面板可分成穿透型、反射型以及半穿透半反射型三种类型。穿透型液晶显示面板利用一个背光源当作其光源，反射型液晶显示面板利用环境光当作其光源，半穿透半反射型液晶显示面板则同时利用背光源以及环境光来当作其光源。

反射型以及半穿透半反射型显示面板在某些特定应用场景下，需要将驱动频率降低至1Hz，甚至有时需要将驱动频率调整到比1Hz更低，此时薄膜晶体管在一帧时间内，会长期处于偏压状态，这势必会导致薄膜晶体管的阈值电压漂移，进而影响到画面效果。

发明内容

有鉴于此，本发明实施例提供一种像素电路及其驱动方法、阵列基板、显示面板、显示装置，解决现有技术薄膜晶体管在一帧时间内长期处于偏压状态，导致薄膜晶体管的阈值电压漂移的技术问题。

为了解决上述问题，本发明实施例主要提供如下技术方案：

在第一方面中，本发明实施例公开了一种像素电路，包括：衬底基板、位于所述衬底基板上阵列分布的多个亚像素单元、多条扫描线和多条数据线，还包括位于相邻两列或相邻两行所述亚像素单元之间的n条信号线，n为大于1的正整数；

每一所述亚像素单元包括第一开关、第二开关和存储电容；

所述第一开关的第一端连接所述数据线，第二端连接所述第二开关的第一端，控制端连接所述扫描线，所述扫描线接收扫描信号，控制所述第一开关打开；

所述第二开关的第二端连接所述存储电容，控制端连接所述信号线，所述信号线接收控制信号，控制所述第二开关打开；其中：

在像素写入阶段，所述信号线被配置为使得所述第二开关打开的时间，与该第二开关所属亚像素单元包括的所述第一开关打开的时间部分重叠；

在防偏压阶段，所述信号线被配置为使得所述第二开关打开的时间，与该第二开关所属亚像素单元包括的所述第一开关打开的时间错开。

可选地，每列所述亚像素单元中，相邻所述亚像素单元包括的所述第二开关的控制端连接不同的所述信号线；

每行所述亚像素单元中，所有所述亚像素单元包括的所述第二开关的控制端连接的所述信号线接收相同的所述控制信号。

可选地，所述信号线与所述数据线平行设置，并与所述数据线同层设置。

可选地，所述n的值为2，相邻两列所述亚像素单元之间设置有第一信号线和第二信号线；

奇数行所述亚像素单元包括的所述第二开关的控制端连接所述第一信号线，偶数行所述亚像素单元包括的所述第二开关的控制端连接所述第二信号线；

在像素写入阶段，所述第一开关打开的时间为2H，所述第二开关开启的时间大于H小于2H，H为正数。

可选地，所述n的值为4，相邻两所述亚像素单元之间设置有第一信号线、第二信号线、第三信号线和第四信号线；

第m+1行所述亚像素单元包括的所述第二开关的控制端连接所述第一信号线；

第m+2行所述亚像素单元包括的所述第二开关的控制端连接所述第二信号线；

第m+3行所述亚像素单元包括的所述第二开关的控制端连接所述第三信号线；

第m+4行所述亚像素单元包括的所述第二开关的控制端连接所述第四信号线；其中：m为4的整数倍；

在像素写入阶段，所述第一开关打开的时间为4H，所述第二开关开启的时间大于3H小于4H，H为正数。

在第二方面中，本发明实施例公开了一种阵列基板，包括第一方面所述的像素电路。

在第三方面中，本发明实施例公开了一种显示面板，包括第二方面所述的阵列基板。

可选地，所述显示面板为半透半反射显示面板，或为全反射显示面板。

在第四方面中，本发明实施例公开了一种显示装置，包括第三方面所述的显示面板。

在第五方面中，本发明实施例公开了一种如第一方面所述的像素电路的驱动方法，包括：

为所述扫描线提供扫描信号，使得所述第一开关打开；

为所述信号线提供控制信号，使得所述第二开关开启，所述第二开关开启的时间与第二开关所属亚像素单元包括的所述第一开关打开的时间部分重叠。

借由上述技术方案，本发明实施例提供的技术方案至少具有下列优点：

由于本发明实施例的像素电路在位于相邻两列或相邻两行亚像素单元之间设置了多条信号线，第一开关的控制端和第二开关的控制端分别连接到扫描线和信号线，且在像素写入阶段，信号线被配置为使得第二开关打开的时间，与该第二开关所属亚像素单元包括的第一开关打开的时间部分重叠；在防偏压阶段，信号线被配置为使得第二开关打开的时间，与该第二开关所属的亚像素单元包括的第一开关打开的时间错开；由于本发明实施例扫描线和信号线接收不同时序的信号，因此，在像素写入阶段，若扫描线接收到扫描信号控制第一开关打开的时间为2H时，信号线接收到控制信号控制第二开关打开的时间是可以调节的，如打开时间可以大于1H小于2H，本发明实施例可以在大于1H小于2H的时间内完成对存储电容的充电，与现有技术相比，能够增加充电时间，确保充电更充分。

上述说明仅是本发明实施例技术方案的概述，为了能够更清楚了解本发明实施例的技术手段，而可依照说明书的内容予以实施，并且为了让本发明实施例的上述和其它目的、特征和优点能够更明显易懂，以下特举本发明实施例的具体实施方式。

附图说明

通过阅读下文可选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出可选实施方式的目的，而并不认为是对本发明实施例的限制。而且在整个附图中，用相同的参考符号表示相同的部件。在附图中：

图1为现有改善偏压的像素电路示意图；

图2为图1的像素电路中各扫描线的扫描信号的波形图；

图3为本发明实施例的像素电路的第一实施例的示意图；

图4为图3的像素电路中各扫描线的扫描信号和各信号线的控制信号的波形图；

图5为本发明实施例的像素电路的第二实施例中各扫描线的扫描信号和各信号线的控制信号的波形图；

图6为本发明的驱动方法的流程图。

附图标记介绍如下：

1-亚像素单元；2，2’，2”，2”’，2””-扫描线；3-数据线；4-第一开关；5-第二开关；6-存储电容；7-像素写入阶段；8-防偏压阶段；9-信号线；P1-第一信号线；P2-第二信号线；P3第三信号线；P4-第四信号线。

具体实施方式

下面将参照附图更详细地描述本公开的示例性实施例。虽然附图中显示了本公开的示例性实施例，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施例所限制。相反，提供这些实施例是为了能够更透彻地理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。

本技术领域技术人员可以理解，除非特意声明，这里使用的单数形式“一”、“一个”、“所述”和“该”也可包括复数形式。应该进一步理解的是，本申请的说明书中使用的措辞“包括”是指存在所述特征、整数、步骤、操作、元件和/或组件，但是并不排除存在或添加一个或多个其他特征、整数、步骤、操作、元件、组件和/或它们的组。

本技术领域技术人员可以理解，除非另外定义，这里使用的所有术语(包括技术术语和科学术语)，具有与本申请所属领域中的普通技术人员的一般理解相同的意义。还应该理解的是，诸如通用字典中定义的那些术语，应该被理解为具有与现有技术的上下文中的意义一致的意义，并且除非像这里一样被特定定义，否则不会用理想化或过于正式的含义来解释。

发明人发现，目前相关技术虽然有改善薄膜晶体管偏压状态的方式，但目前的方式存在像素写入阶段对存储电容充电不充分的问题，该问题的存在会影响显示面板的显示效果。

具体地，如图1和图2所示，图1示出了相关技术改善薄膜晶体管偏压的像素电路示意图，图2为图1对应的时序图。该像素电路包括：衬底基板(图中未示出)、位于衬底基板上阵列分布的多个亚像素单元1、多条扫描线2，2’，2”，2”’和多条数据线3，其中，相邻两行亚像素单元间设置有两条扫描线，图中标号相同的扫描线接收相同的扫描信号，可以看做一条扫描线；每一亚像素单元1包括第一开关4(具体为薄膜晶体管)、第二开关5(具体为薄膜晶体管)和存储电容6。以第一行亚像素单元1为例，第一开关4的第一端连接数据线3，第二端连接第二开关5的第一端，控制端连接扫描线2，第二开关5的第二端连接存储电容6，控制端连接扫描线2’。

如图2所示，像素电路的扫描时序通常分为两个阶段，即，像素写入阶段7和防偏压阶段8。其中，以扫描线2，2’，2”，2”’接收到高电平的扫描信号后，与每一条扫描线连接的开关打开为例，在像素写入阶段7，每一行扫描线接收到高电平的时间为2H，相邻两行扫描线接收到高电平的时间存在1H的重叠时间，在该重叠时间内，第一开关4和第二开关5均处于开启状态，对亚像素单元1中的存储电容6进行充电，充电时间为1H。在防偏压时段8，对于单行亚像素单元而言，第一开关4和第二开关5处于循环打开的状态，使亚像素单元1进入电压保持状态。

如图1和图2所示，相关技术通过增加扫描线，并匹配相应的时序，可以在一帧时间内使第一开关4和第二开关5多次开启，从而改善了薄膜晶体管偏压状态。发明人发现，由于时序是实现防偏压的关键，相关技术的像素电路需严格遵守单行扫描线接收到高电平的时间为2H的要求，这种情况下，对亚像素单元1中的存储电容6的充电时间为1H，可能会出现充电不充分的情况。

在改善薄膜晶体管偏压状态的基础上，为了能够确保充电更充分，获得更好的显示效果，本发明实施例公开了一种新的像素电路。

下面结合附图详细介绍本发明实施例的具体技术方案。

如图3和图4所示，图3示出了本发明实施例的像素电路示意图，图4为图3对应的时序图，本发明实施例的像素电路包括：衬底基板(图中未示出)、位于衬底基板上阵列分布的多个亚像素单元1、多条扫描线2，2’，2”和多条数据线3，每一亚像素单元1包括第一开关4、第二开关5和存储电容6，具体地，第一开关4和第二开关5均为薄膜晶体管，本发明实施例扫描线、数据线3以及第一开关4和第二开关5的具体结构以及设置方式均与现有技术类似，这里不再赘述。

如图3所示，本发明实施例的像素电路还包括位于相邻两列或相邻两行亚像素单元1之间的n条信号线9(图3中仅示出了位于相邻两列亚像素单元1之间的两条信号线P1和P2)，n为大于1的正整数。第一开关4的第一端连接数据线3，第二端连接第二开关5的第一端，控制端连接扫描线2，2’，2”，扫描线接收扫描信号，控制第一开关4打开。第二开关5的第二端连接存储电容6，控制端连接信号线9，信号线9接收控制信号，控制第二开关5打开。

如图3和图4所示，在像素写入阶段7，信号线9被配置为使得第二开关5打开的时间，与该第二开关5所属的亚像素单元1包括的第一开关4打开的时间部分重叠；在防偏压阶段8，信号线9被配置为使得第二开关5打开的时间，与该第二开关5所属的亚像素单元1包括的第一开关4打开的时间错开，即：第二开关5打开的时间，与该第二开关5所属的亚像素单元1包括的第一开关4打开的时间不重叠。

具体地，本发明实施例以扫描线接收到高电平的扫描信号后，与扫描线连接的第一开关4打开，信号线9接收到高电平的控制信号后，与信号线9连接的第二开关5打开为例。本发明实施例中的时间是以相同的起始时间为参照的。

如图3和图4所示，在像素写入阶段7，每一行扫描线接收到高电平的时间为2H，信号线9中的第一信号线P1和第二信号线P2接收到高电平的时间大于1H且小于2H，第二开关5打开的时间，与该第二开关5所属的亚像素单元1包括的第一开关4打开的时间的重叠时间大于1H且小于2H，这样，在该重叠时间内，第一开关4和第二开关5均处于开启状态，对亚像素单元1中的存储电容6进行充电，充电时间大于1H且小于2H，能够确保充电更充分。

如图3和图4所示，在防偏压阶段8，扫描线接收到高电平的时间与信号线9接收到高电平的时间错开，扫描线接收到低电平的时间与信号线9接收到低电平的时间错开，即：扫描线接收到高电平的时间与信号线9接收到低电平的时间重叠，扫描线接收到低电平的时间与信号线9接收到高电平的时间重叠，这种设置方式能够保证第一开关4和第二开关5处于循环打开的状态，使亚像素单元1进入电压保持状态。

由于本发明实施例的像素电路在位于相邻两列或相邻两行亚像素单元1之间设置了多条信号线9，第一开关4的控制端和第二开关5的控制端分别连接到扫描线和信号线，且在像素写入阶段，信号线9被配置为使得第二开关5打开的时间，与该第二开关5所属亚像素单元1包括的第一开关4打开的时间部分重叠；在防偏压阶段，信号线9被配置为使得第二开关5打开的时间，与该第二开关5所属的亚像素单元1包括的第一开关4打开的时间错开；由于本发明实施例扫描线和信号线接收不同时序的信号，因此，在像素写入阶段7，若扫描线接收到扫描信号控制第一开关打开的时间为2H时，信号线接收到控制信号控制第二开关打开的时间是可以调节的，如打开时间可以大于1H小于2H，本发明实施例可以在大于1H小于2H的时间内完成对存储电容的充电，与现有技术相比，能够增加充电时间，确保充电更充分。

可选地，在一个实施例中，信号线9与数据线3平行设置，并与数据线3同层设置，这种设置方式能够将信号线9和数据线3在同一次构图工艺中制作完成，不增加制作成本。但是，对于本领域技术人员而言，根据实际需要，也可以将信号线9和数据线3进行异层设置。

可选地，图3所示的是n的值为2的实施例，即，在相邻两列亚像素单元1之间设置有第一信号线P1和第二信号线P2。其中，奇数行的亚像素单元1包括的第二开关5的控制端连接第一信号线P1，偶数行的亚像素单元1包括的第二开关5的控制端连接第二信号线。举例而言，继续参考图3，第一行和第三行的亚像素单元1包括的第二开关5的控制端连接第一信号线P1，第二行和第四行(图中未示出)的亚像素单元1包括的第二开关5的控制端连接第二信号线P2。因此，在每列亚像素单元1中，相邻亚像素单元1包括的第二开关5的控制端连接不同的信号线。

在本实施例中，每行亚像素单元1中，所有亚像素单元1包括的第二开关5的控制端连接的信号线接收相同的控制信号。为了实现每行亚像素单元1中所有的第二开关5都接收相同的控制信号，本发明实施例的像素电路还可以包括多条连接线，图3中的多条信号线P1通过连接线连接，连接后在边框区可以通过一条引线与控制信号连接，同样的，图3中的多条信号线P2也可以通过连接线连接，连接后在边框区可以通过一条引线与控制信号连接，因此，在边框区中并不需要设置很多引线，对于整个布线空间占用较小，对边框的影响可以忽略不计。

图4示出了图3的像素电路的时序图。为了清楚地描述本发明实施例与现有改善偏压的像素电路之间的区别，本实施例依旧以开启时间2H为例，其中，在像素写入阶段7，第一开关4打开的时间为2H，第二开关5开启的时间大于H小于2H，H为正数。如图4所示，在像素写入阶段7中，当扫描线2向第一开关4发送扫描信号时，第一开关4在2H的时间间隔内开启，由于扫描线2和第一信号线P1彼此独立设置，可以通过控制信号将第二开关5的开启时间设置为2H>第二开关5的开启时间>1H，例如，第二开关5的开启时间为1.5H。由于必须在第一开关4和第二开关5同时开启时才能够对亚像素进行充电，因此，相比于图2中的1H的充电时间，图4中的充电时间得到了明显的增长，确保充电效果。同时，条据不同的需求，还可以将第二开关5的开启时间进行任意调整，例如，1.2H、1.3H、1.6H或1.8H等等。在防偏压阶段8时，第一信号线P1和第二信号线P2被配置为接收到控制信号的波形与扫描线2，2’，2”接收到扫描信号的波形交错，使得第一开关4和第二开关5交错打开，使亚像素进入电压保持状态。

基于本发明实施例的设计，不必严格遵循2H的时间限制，可将第一开关4的开启时间增加到3H、4H甚至更多，进而增加更多与其相匹信号线，进一步增长单行存储电容的充电时间。

可选地，在本发明的第二实施例中，与图3中的像素电路类似，当n的值为4时，相邻两亚像素单元之间可以设置有4条信号线，即，第一信号线P1、第二信号线P2、第三信号线P3和第四信号线P4，其中，第m+1行(例如，第一行)亚像素单元包括的第二开关的控制端连接第一信号线。第m+2行(例如，第二行)亚像素单元包括的第二开关的控制端连接第二信号线。第m+3行(例如，第三行)亚像素单元包括的第二开关的控制端连接第三信号线。第m+4行(例如，第四行)亚像素单元包括的第二开关的控制端连接第四信号线。在本实施例中，m可以为4的整数倍。

图5为本发明实施例的像素电路的第二实施例中各扫描线的扫描信号和各信号线的控制信号的波形图。如图5所示，本实施例中有5条信号线2,2’,2”,2”’,2””，且此时的第一开关4的开启时间被设置为4H，第二5开启的时间大于3H小于4H，H为正数。类似于图4中的波形图，以第一行的亚像素单元1为例，在像素写入阶段7中，当扫描线2向第一开关4发送扫描信号时，第一开关4在4H的时间间隔内开启，由于扫描线2和第一信号线P1彼此独立设置，可以通过控制信号将第二开关5的开启时间设置为4H>第二开关5的开启时间>3H，例如，第二开关5的开启时间为3.5H。由于必须在第一开关4和第二开关5同时开启时才能够对亚像素进行充电，因此，相比于图2中的1H的充电时间，图5中的充电时间得到了明显的增长，确保充电效果。同时，条据不同的需求，还可以将第二开关5的开启时间进行任意调整，例如，3.2H、3.3H、3.6H或3.8H等等。在防偏压阶段8时，第一信号线P1和第二信号线P2被配置为接收到控制信号的波形与扫描线2,2’,2”,2”’,2””接收到扫描信号的波形交错，使得第一开关4和第二开关5交错打开，使亚像素进入电压保持状态。第二信号线P2、第三信号线P3和第四信号线P4的控制方式与第一信号线P1的控制方式相同，在此不再重复赘述。

另外，在第一实施例中，第一信号线P1连接了所有奇数行的亚像素单元1的第二开关5，并且第二信号线P2连接了所有偶数行的亚像素单元1的第二开关5。但是，在第二实施例中，第一信号线P1仅连接第一行、第五行、第十行的亚像素单元1的第二开关5，而第二信号线P2仅连接第二行、第六行、第十一行的亚像素单元1的第二开关5，因此，以第一信号线P1为例，更少的第二开关5连接到第一信号线P1，可以控制连接到第一信号线P1的第二开关5的数量，降低第一信号线P1的走线负载。

基于同一发明构思，在第二方面中，本发明实施例公开了一种阵列基板，包括第一方面的像素电路。由于第二方面的阵列基板包括了第一方面的像素电路，使得第二方面的陈列基板具有与第一方面的像素电路相同的有益效果，因此不再重复赘述。

基于同一发明构思，在第三方面中，本发明实施例公开了一种显示面板，包括第二方面的阵列基板，在一个实施例中，显示面板为半透半反射显示面板，其可以包括：第一基板、液晶层、第二基板、反射层以及第二方面的阵列基板，其中，阵列基板设置在反射层的下方，不会对像素开口率产生影响。

在另一个实施例中，显示面板为全反射显示面板，其可以包括：第一基板、液晶层、第二基板、半透半反层以及第二方面的阵列基板，其中，半透半反层包括穿透区和反射区，第一方面的像素电路可以设置在半透半反层远离第二基板的一侧的反射区内。

由于第三方面的显示面板包括了第二方面的阵列基板，使得第三方面的显示面板具有与第二方面的阵列基板相同的有益效果，因此不再重复赘述。

基于同一发明构思，在第四方面中，本发明实施例公开了一种显示装置，包括第三方面的显示面板。由于第四方面的显示装置包括了第三方面的显示面板，使得第四方面的显示装置具有与第三方面的显示面板相同的有益效果，因此不再重复赘述。

基于同一发明构思，在第五方面中，本发明实施例公开了一种如第一方面的像素电路的驱动方法，如图6所示，该方法包括：

S101：为扫描线提供扫描信号，使得第一开关打开。

S102：为信号线提供控制信号，使得第二开关开启，第二开关开启的时间与第二开关所属亚像素单元包括的第一开关打开的时间部分重叠。

由于第五方面的驱动方法能够驱动第一方面的像素电路，使得在像素写入阶段，信号线被配置为接收控制信号以开启第二开关，且使得第二开关开启的时间与第二开关所属亚像素单元包括的第一开关打开的时间部分重叠。在防偏压阶段，信号线被配置为接收到控制信号的波形与扫描线接收到扫描信号的波形交错。不仅可以在原充电时间为2H的情况下，增长充电时间，确保充电更充分，还能够由于信号线的高电平时长的可调性，也不必遵循2H时间限制，还可将充电时间调节到3H、4H甚至更多，进一步增大单行存储电容的充电时间。

应用本发明实施例所获得的有益效果包括：

由于本发明实施例的像素电路在位于相邻两列或相邻两行亚像素单元之间设置了多条信号线，第一开关的控制端和第二开关的控制端分别连接到扫描线和信号线，且在像素写入阶段，信号线被配置为使得第二开关打开的时间，与该第二开关所属亚像素单元包括的第一开关打开的时间部分重叠；在防偏压阶段，信号线被配置为使得第二开关打开的时间，与该第二开关所属的亚像素单元包括的第一开关打开的时间错开；由于本发明实施例扫描线和信号线接收不同时序的信号，因此，在像素写入阶段，若扫描线接收到扫描信号控制第一开关打开的时间为2H时，信号线接收到控制信号控制第二开关打开的时间是可以调节的，如打开时间可以大于1H小于2H，本发明实施例可以在大于1H小于2H的时间内完成对存储电容的充电，与现有技术相比，能够增加充电时间，确保充电更充分。

以上所述仅是本发明的部分实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (10)

1.一种像素电路，包括：衬底基板、位于所述衬底基板上阵列分布的多个亚像素单元、多条扫描线和多条数据线，其特征在于，还包括位于相邻两列或相邻两行所述亚像素单元之间的n条信号线，n为大于1的正整数；

每一所述亚像素单元包括第一开关、第二开关和存储电容；

所述第一开关的第一端连接所述数据线，第二端连接所述第二开关的第一端，控制端连接所述扫描线，所述扫描线接收扫描信号，控制所述第一开关打开；

所述第二开关的第二端连接所述存储电容，控制端连接所述信号线，所述信号线接收控制信号，控制所述第二开关打开；其中：

在像素写入阶段，所述信号线被配置为使得所述第二开关打开的时间，与该第二开关所属亚像素单元包括的所述第一开关打开的时间部分重叠；

在防偏压阶段，所述信号线被配置为使得所述第二开关打开的时间，与该第二开关所属亚像素单元包括的所述第一开关打开的时间错开。

2.如权利要求1所述的像素电路，其特征在于，每列所述亚像素单元中，相邻所述亚像素单元包括的所述第二开关的控制端连接不同的所述信号线；

每行所述亚像素单元中，所有所述亚像素单元包括的所述第二开关的控制端连接的所述信号线接收相同的所述控制信号。

3.如权利要求1所述的像素电路，其特征在于，所述信号线与所述数据线平行设置，并与所述数据线同层设置。

4.如权利要求1所述的像素电路，其特征在于，所述n的值为2，相邻两列所述亚像素单元之间设置有第一信号线和第二信号线；

奇数行所述亚像素单元包括的所述第二开关的控制端连接所述第一信号线，偶数行所述亚像素单元包括的所述第二开关的控制端连接所述第二信号线；

在像素写入阶段，所述第一开关打开的时间为2H，所述第二开关开启的时间大于H小于2H，H为正数。

5.如权利要求1所述的像素电路，其特征在于，所述n的值为4，相邻两所述亚像素单元之间设置有第一信号线、第二信号线、第三信号线和第四信号线；

第m+1行所述亚像素单元包括的所述第二开关的控制端连接所述第一信号线；

第m+2行所述亚像素单元包括的所述第二开关的控制端连接所述第二信号线；

第m+3行所述亚像素单元包括的所述第二开关的控制端连接所述第三信号线；

第m+4行所述亚像素单元包括的所述第二开关的控制端连接所述第四信号线；其中：m为4的整数倍；

在像素写入阶段，所述第一开关打开的时间为4H，所述第二开关开启的时间大于3H小于4H，H为正数。

6.一种阵列基板，其特征在于，包括权利要求1-5任一项所述的像素电路。

7.一种显示面板，其特征在于，包括权利要求6所述的阵列基板。

8.如权利要求7所述的显示面板，其特征在于，所述显示面板为半透半反射显示面板，或为全反射显示面板。

9.一种显示装置，其特征在于，包括权利要求7或8所述的显示面板。

10.一种如权利要求1-5任一项所述的像素电路的驱动方法，其特征在于，包括：

为所述扫描线提供扫描信号，使得所述第一开关打开；

为所述信号线提供控制信号，使得所述第二开关开启，所述第二开关开启的时间与第二开关所属亚像素单元包括的所述第一开关打开的时间部分重叠。