CN110262147A - 半导体基板及驱动方法 - Google Patents

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Abstract

一种半导体基板及驱动方法，其中半导体基板包括数据线、扫描线、电容控制线、第一晶体管、像素电极、第二晶体管、存储电容以及第三晶体管。第一晶体管的第一端电性连接至数据线。第一晶体管的控制端电性连接至扫描线。像素电极电性连接至第一晶体管的第二端。第二晶体管的第一端电性连接至第一晶体管的第二端。存储电容电性连接至第二晶体管的第二端。第三晶体管的第一端电性连接至电容控制线。第三晶体管的控制端电性连接至扫描线，而第三晶体管的一第二端电性连接至第二晶体管的控制端。此外，一种驱动方法也被提出。

Description

半导体基板及驱动方法
技术领域
本发明涉及一种半导体基板及驱动方法。
背景技术
随着显示科技的发展，显示面板已广泛地应用在日常生活中。以移动电子装置(例如：手机、手表、平板电脑、笔记本电脑等)的应用为例，显示面板的其中一项重要特性是消耗功率。若显示面板的消耗功率低，即显示面板省电，则有助于延长移动电子装置的使用时间。
在现有技术中，为降低显示面板的消耗功率，可调降显示图像的更新频率，例如：30Hz或15Hz。然而，更新频率低时，显示面板的像素结构的漏电量高，而于特定灰阶画面下产生闪烁(flick)问题。为改善闪烁问题，可增加显示面板的像素结构的存储电容。然而，存储电容增加时，像素结构的充电率可能不足，而影响显示品质。此外，存储电容的增加还会使显示面板更耗电。
发明内容
本发明提供一种半导体基板，采用此半导体基板能实现显示品质佳且省电的显示面板。
本发明提供一种驱动方法，利用此驱动方法来驱动显示面板的半导体基板能降低显示面板的耗电量并兼顾显示品质。
本发明的半导体基板，包括基底、数据线、扫描线、电容控制线、第一晶体管、像素电极、第二晶体管、存储电容以及第三晶体管。数据线、扫描线及电容控制线设置于基底上。第一晶体管的第一端电性连接至数据线。第一晶体管的控制端电性连接至扫描线。像素电极电性连接至第一晶体管的第二端。第二晶体管的第一端电性连接至第一晶体管的第二端。存储电容电性连接至第二晶体管的第二端。第三晶体管的第一端电性连接至电容控制线。第三晶体管的控制端电性连接至扫描线。第三晶体管的第二端电性连接至第二晶体管的控制端。
在本发明的一实施例中，上述的第二晶体管于基底上的一垂直投影位于第一晶体管于基底上的一垂直投影与第三晶体管于基底上的垂直投影之间。
在本发明的一实施例中，上述的第二晶体管于基底上的一垂直投影位于扫描线于基底上的一垂直投影与存储电容于基底上的一垂直投影之间。
在本发明的一实施例中，上述的数据线在第一方向上延伸，扫描线在第二方向上延伸，第二晶体管的控制端在第三方向上延伸，且第三方向与第一方向及第二方向交错。
在本发明的一实施例中，上述的第二方向与第三方向具有夹角θ，且0°<θ<60°。
在本发明的一实施例中，上述的第二晶体管包括在第四方向上延伸的半导体图案，而第三方向与第一方向、第二方向及第四方向交错。
在本发明的一实施例中，上述的第二方向与第四方向具有夹角Φ，且0°<Φ<60°。
在本发明的一实施例中，上述的第三方向与第四方向具有夹角α，且0°<α≤90°。
在本发明的一实施例中，上述的存储电容包括绝缘层及导电图案。绝缘层设置于第二晶体管的第二端上。像素电极设于绝缘层上。导电图案设置于绝缘层上。导电图案与像素电极分离。导电图案通过绝缘层的接触窗电性连接至第二晶体管的第二端，其中导电图案与第二晶体管的第二端重叠。
在本发明的一实施例中，上述的半导体基板还包括共用电极，设置于基底上。共用电极与像素电极重叠，以形成一显示介质电容。存储电容的电容值大于显示介质电容的电容值的一半。
在本发明的一实施例中，上述的第一晶体管的半导体图案具有一通道宽长比第二晶体管的半导体图案具有通道宽长度而
在本发明的一实施例中，上述的第三晶体管的一半导体图案具有一通道宽长比而
本发明的驱动方法用以驱动半导体基板。半导体基板包括多个像素结构，多个像素结构的每一个包括数据线、扫描线、电容控制线、第一晶体管、像素电极、第二晶体管以及存储电容，其中第一晶体管的第一端电性连接至数据线，第一晶体管的控制端电性连接至扫描线，第一晶体管的第二端电性连接至像素电极，第二晶体管的第一端电性连接至第一晶体管的第二端，第二晶体管的控制端电性连接至电容控制线，且第二晶体管的第二端电性连接至存储电容。上述驱动方法包括：根据多个像素结构的至少一者的至少一数据线的至少一数据信号，决定多个像素结构的至少一者的至少一第二晶体管的开启或关闭。
在本发明的一实施例中，上述根据多个像素结构的至少一者的至少一数据线的至少一数据信号，决定多个像素结构的至少一者的至少一第二晶体管的开启或关闭的步骤包括：判断当多个像素结构的至少一者的至少一数据线的至少一数据信号的灰阶值介于第一预设值与第二预设值之间时，使多个像素结构的至少一者的至少一第二晶体管开启，其中第一预设值小于第二预设值。
在本发明的一实施例中，上述根据多个像素结构的至少一者的至少一数据线的至少一数据信号，决定多个像素结构的至少一者的至少一第二晶体管的开启或关闭的步骤包括：判断当多个像素结构的至少一者的至少一数据线的至少一数据信号的灰阶值小于第一预设值时，使多个像素结构的至少一者的至少一第二晶体管关闭。
在本发明的一实施例中，上述根据多个像素结构的至少一者的至少一数据线的至少一数据信号，决定多个像素结构的至少一者的至少一第二晶体管的开启或关闭的步骤包括：判断当多个像素结构的至少一者的至少一数据线的至少一数据信号的灰阶值大于第二预设值时，使多个像素结构的至少一者的至少一第二晶体管关闭。
在本发明的一实施例中，上述的多个像素结构用以显示多个图像，而驱动方法还包括：根据多个图像的多个特性，决定多个像素结构的多个第二晶体管的开启或关闭。
在本发明的一实施例中，上述的多个图像包括第一图像及第二图像，多个像素结构包括用以显示第一图像的多个第一像素结构和用以显示第二图像的多个第二像素结构，而根据多个像素结构的多个图像的多个特性，决定多个像素结构的多个第二晶体管的开启或关闭的步骤包括：判断当第一图像包括灰色画面及穿插于灰色画面中的白色文字时，使多个第一像素结构的多个第二晶体管关闭；以及判断当第二图像包括一全灰画面时，使多个第二像素结构的多个第二晶体管开启。
在本发明的一实施例中，上述根据多个像素结构的多个图像的多个特性，决定多个像素结构的多个第二晶体管的开启或关闭的步骤包括：根据多个图像的多个更新频率，决定多个像素结构的多个第二晶体管的开启或关闭。
在本发明的一实施例中，上述的多个图像包括第一图像及第二图像，多个像素结构包括用以显示第一图像的多个第一像素结构和用以显示第二图像的多个第二像素结构，而根据多个像素结构的多个图像的多个更新频率，决定多个像素结构的多个第二晶体管的开启或关闭的步骤包括：判断当第一图像的更新频率等于或低于第一预设频率时，使多个第一像素结构的多个第二晶体管的开启；以及判断当第二图像的更新频率等于或高于第二预设频率时，使多个第二像素结构的多个第二晶体管的关闭，其中第一预设频率高于第二预设频率。
在本发明的一实施例中，上述的多个像素结构的多条数据线的多个数据信号的每一个介于一高数据电位Vdh与一低数据电位Vdl，多个像素结构的多条扫描线的多个扫描信号的每一个介于一高扫描电位Vgh与一低扫描电位Vgl，多个像素结构的多条电容控制线的多个控制信号的每一个介于一高控制电位Vch与一低控制电位Vcl，Vdh<Vch<Vgh，且Vgl<Vcl<Vdl。
基于上述，在本发明一实施例中，可根据欲显示的灰阶值及/或与欲显示的图像的更新频率来决定是否开启第二晶体管，以对存储电容充电。因此，采用本发明一实施例的半导体基板的显示面板可改善闪烁问题且能达到省电的效果。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合说明书附图作详细说明如下。
附图说明
图1为本发明第一实施例的一个像素结构PX的示意图。
图2为本发明第一实施例的半导体基板的俯视示意图。
图3示出图2的扫描线GL1、扫描线GL2、扫描线GL3、数据线DL及电容控制线CL于各时间区间t1、t2、t3所分别具有的扫描信号VGL1、扫描信号VGL2、扫描信号VGL3、数据信号VDL及控制信号VCL。
图4为本发明第一实施例的像素结构PX的数据信号VDL的均方根电压值(V)与像素结构PX的亮度(cd/m2)的关系曲线S1。
图5为本发明第一实施例的像素结构PX的数据信号VDL的均方根电压值(V)与像素结构PX的亮度对数据信号VDL的均方根电压值的归一化变化率的关系曲线S2。
图6为本发明第一实施例的显示面板的示意图。
图7为本发明第二实施例的一个像素结构PX’的示意图。
图8为本发明第二实施例的半导体基板的俯视示意图。
图9示出图8的扫描线GL、数据线DL1、数据线DL2、电容控制线CL1及电容控制线CL2于时间区间t1所分别具有的扫描信号VGL、数据信号VDL1、数据信号VDL2、控制信号VCL1、及控制信号VCL2。
图10为本发明第二实施例的显示面板的示意图。
图11为本发明第三实施例的一个像素结构PX-1的示意图。
图12为本发明第四实施例的一个像素结构PX’-1的示意图。
图13为本发明第五实施例的半导体基板100A的示意图。
图14为本发明第六实施例的半导体基板100B的示意图。
图15为采用本发明任一实施例的半导体基板的电子装置。
图16为采用本发明任一实施例的半导体基板的电子装置。
图17为采用本发明任一实施例的半导体基板的电子装置。
图18示出本发明一实施例的一个像素结构PX。
图19为对应图18剖线Ι-I’所绘的半导体基板100的剖面示意图。
图20为对应图18剖线П-П’所绘的半导体基板100的剖面示意图。
图21为对应图18剖线Ш-Ш’所绘的半导体基板100的剖面示意图。
附图标记说明：
10、10’：显示面板
100、100A、100B：半导体基板
110：基底
120：遮光层
132、134、140、150、162、164、170：绝缘层
142、144、146、148、149、152、153、154、156、157、158、159、162a、162b、162c、164a、164b、164c、170a、170b：接触窗
155、174：导电图案
172：像素电极
180、190：共用电极
Ast1、Ast2、Acl1、Acl2：电极
Clc：显示介质电容
Cst：存储电容
CL、CL1、CL2：电容控制线
DL、DL1、DL2：数据线
D1、D2、D3、D4：方向
GL、GL1、GL2、GL3：扫描线
L0、L20、L192、L128、L255：灰阶值
P1、P2、P3、P4、P5、P6：图像
PX、PX1～PX3、PX’1、PX’2、PX’、PX-1、PX’-1：像素结构
Ron、Roff：显示区
S1、S2：曲线
T1：第一晶体管
T1a、T2a、T3a：第一端
T1b、T2b、T3b：第二端
T1c、T2c、T3c：控制端
T1d、T2d、T3d：半导体图案
T2：第二晶体管
T3：第三晶体管
t1、t2、t3：时间区间
VCL：控制信号
VDL、VDL1、VDL2：数据信号
VGL、VGL1、VGL2、VGL3：扫描信号
Vch：高控制电位
Vcl：低控制电位
Vdh：高数据电位
Vdl：低数据电位
Vgh：高扫描电位
Vgl：低扫描电位
VL20、VL128、VL192、VL255：均方根电压值
Ι-I’、П-П’、Ш-Ш’：剖线
θ、Φ、α：夹角
具体实施方式
在附图中，为了清楚起见，放大了层、膜、面板、区域等的厚度。在整个说明书中，相同的附图标记表示相同的元件。应当理解，当诸如层、膜、区域或基板的元件被称为在另一元件“上”或“连接到”另一元件时，其可以直接在另一元件上或与另一元件连接，或者中间元件可以也存在。相反，当元件被称为“直接在另一元件上”或“直接连接到”另一元件时，不存在中间元件。如本文所使用的，“连接”可以指物理及/或电性连接。再者，“电性连接”或“耦合”可为二元件间存在其它元件。
本文使用的“约”、“近似”、或“实质上”包括所述值和在本领域普通技术人员确定的特定值的可接受的偏差范围内的平均值，考虑到所讨论的测量和与测量相关的误差的特定数量(即，测量系统的限制)。例如，“约”可以表示在所述值的一个或多个标准偏差内，或±30％、±20％、±10％、±5％内。再者，本文使用的“约”、“近似”或“实质上”可依光学性质、蚀刻性质或其它性质，来选择较可接受的偏差范围或标准偏差，而可不用一个标准偏差适用全部性质。
除非另有定义，本文使用的所有术语(包括技术和科学术语)具有与本发明所属领域的普通技术人员通常理解的相同的含义。将进一步理解的是，诸如在通常使用的字典中定义的那些术语应当被解释为具有与它们在相关技术和本发明的上下文中的含义一致的含义，并且将不被解释为理想化的或过度正式的意义，除非本文中明确地这样定义。
本文参考作为理想化实施方式的示意图的截面图来描述示例性实施方式。因此，可以预期到作为例如制造技术及/或公差的结果的图示的形状变化。因此，本文所述的实施方式不应被解释为限于如本文所示的区域的特定形状，而是包括例如由制造导致的形状偏差。例如，示出或描述为平坦的区域通常可以具有粗糙及/或非线性特征。此外，所示的锐角可以是圆的。因此，图中所示的区域本质上是示意性的，并且它们的形状不是旨在示出区域的精确形状，并且不是旨在限制权利要求的范围。
现将详细地参考本发明的示范性实施例，示范性实施例的实例说明于说明书附图中。只要有可能，相同元件符号在附图和描述中用来表示相同或相似部分。
图1为本发明第一实施例的一个像素结构PX的示意图。请参照图1，像素结构PX包括数据线DL、扫描线GL、电容控制线CL、第一晶体管T1、第二晶体管T2、显示介质电容Clc及存储电容Cst。第一晶体管T1具有第一端T1a、控制端T1c和第二端T1b。第二晶体管T2具有第一端T2a、控制端T2c和第二端T2b。第一晶体管T1的第一端T1a电性连接至数据线DL。第一晶体管T1的控制端T1c电性连接至扫描线GL。第一晶体管T1的第二端T1b电性连接至显示介质电容Clc的一电极Alc1。显示介质电容Clc的另一电极Alc2电性连接至一参考电位，其中所述参考电位可以是接地电位、固定电位或可调整的电位。第二晶体管T2的第一端T2a电性连接至第一晶体管T1的第二端T1b。第二晶体管T2的控制端T2c电性连接至电容控制线CL。第二晶体管T2的第二端T2b电性连接至存储电容Cst的一电极Ast1。存储电容Cst的另一电极Ast2电性连接至参考电位，其中所述参考电位可以是接地电位、固定电位或可调整的电位。在本实施例中，像素结构PX还包括第三晶体管T3。第三晶体管T3的第一端T3a电性连接至电容控制线CL。第三晶体管T3的控制端T3c电性连接至扫描线GL。第三晶体管T3的第二端T3b电性连接至第二晶体管T2的控制端T2c。
图2为本发明第一实施例的半导体基板的俯视示意图。请参照图2，半导体基板100包括基底110以及设置基底110上的多个像素结构PX。半导体基板100的部分像素结构PX1、PX2、PX3的多条数据线DL可彼此连接。半导体基板100的部分像素结构PX1、PX2、PX3的多条电容控制线CL可彼此连接。半导体基板100的部分像素结构PX1、PX2、PX3的多条扫描线GL1、GL2、GL3可彼此分离且依序排列。
图3示出图2的扫描线GL1、扫描线GL2、扫描线GL3、数据线DL及电容控制线CL于各时间区间t1、t2、t3所分别具有的扫描信号VGL1、扫描信号VGL2、扫描信号VGL3、数据信号VDL及控制信号VCL。
图4为本发明第一实施例的像素结构PX的数据信号VDL的均方根电压值(V)与像素结构PX的亮度(cd/m2)的关系曲线S1。图5为本发明第一实施例的像素结构PX的数据信号VDL的均方根电压值(V)与像素结构PX的亮度对数据信号VDL的均方根电压值的归一化变化率的关系曲线S2。将图4关系曲线S1做微分，可获得图5的关系曲线S2。
在本实施例中，可选择性地根据各像素结构PX的数据线DL的数据信号VDL，来决定第二晶体管T2的开启或关闭，进而控制是否对存储电容Cst充电。以下配合图2至图5举例说明之。
请参照图2及图3，在本实施例中，于第一时间区间t1，像素结构PX1的扫描线GL1的扫描信号VGL1具有一高扫描电位Vgh，像素结构PX1的数据线DL的数据信号VDL由灰阶值L0切换至灰阶值L128。灰阶值L128所对应的数据信号VDL的均方根电压值为VL128(标示于图4)。判断当灰阶值L128介于第一预设值与第二预设值之间时，令像素结构PX1的电容控制线CL的控制信号VCL具有高控制电位Vch，其中第一预设值小于第二预设值。此时，像素结构PX1的第一晶体管T1、第二晶体管T2及第三晶体管T3均开启，而像素结构PX1的存储电容Cst及显示介质电容Clc均会被充电。如此一来，即便在像素结构PX1用于显示一图像的过程中，像素结构PX1具有一漏电量，所述漏电量占像素结构PX1的存储电容Cst及显示介质电容Clc原本所存储的总电荷量的比例低，因此，所述漏电量并不会使显示介质电容Clc上的电压过度下降。因此，即便像素结构PX1操作在灰阶值L128，且像素结构PX1的亮度对均方根电压值VL128(标示于图4)附近的电压变化很敏感(或者说，关系曲线S1在均方根电压值VL128处的切线斜率大)，采用像素结构PX1的显示面板的闪烁(flick)程度仍轻微、符合产品规格。
简言之，判断当像素结构PX1的灰阶值L128介于第一预设值与第二预设值之间时，可令像素结构PX1的第二晶体管T2开启，以对存储电容Cst被充电。因此，能降低像素结构PX1的漏电量对像素结构PX1亮度的影响，进而改善采用像素结构PX1的显示面板的闪烁问题。以下配合图4及图5举例说明如何选取上述的第一预设值与第二预设值。
请参照图4及图5，关系曲线S2具有一最大归一化变化率100％，而关系曲线S2分别于均方根电压值VL20处及均方根电压值VL192处具有最大归一化变化率100％的10％。在本实施例中，第一预设值及第二预设值可以是分别对应于均方根电压值VL20及均方根电压值VL192的灰阶值L20及灰阶值L192。然而，本发明不以此为限，在其它实施例中，也可用其它方式设定第一预设值与第二预设值。
请再参照图2及图3，于接续第一时间区间t1的第二时间区间t2，像素结构PX2的扫描线GL2的扫描信号VGL2具有一高扫描电位Vgh，像素结构PX2的数据线DL的数据信号VDL由灰阶值L128切换至灰阶值L255。灰阶值L255所对应的数据信号VDL的均方根电压值为VL255(标示于图4)。判断当灰阶值L255大于第二预设值时，或判断当灰阶值L255小于第一预设值时，令像素结构PX2的电容控制线CL的控制信号VCL具有低控制电位Vcl。此时，像素结构PX2的第一晶体管T1及第三晶体管T3开启，像素结构PX2的第二晶体管T2是关闭，像素结构PX2的显示介质电容Clc会被充电，而像素结构PX2的存储电容Cst不会被充电。如此一来，即便在像素结构PX2用于显示一图像的过程中，像素结构PX2具有一漏电量，且所述漏电量占像素结构PX2的显示介质电容Clc原本所存储的电荷量的比例高，由于像素结构PX2的亮度对均方根电压值VL255附近的电压变化不敏感(或者说，关系曲线S1在均方根电压值VL255处的切线斜率小)，因此所述漏电量并不会造成像素结构PX2的亮度过度地变化。也就是说，当灰阶值L255大于第二预设值或小于第一预设值时，即使关闭第二晶体管T2而不对存储电容Cst充电，采用像素结构PX2的显示面板的闪烁(flick)程度仍轻微、符合产品规格。此外，由于可不对像素结构PX2的存储电容Cst充电，采用像素结构PX2的显示面板能在闪烁(flick)程度符合规格值的情况下达到省电的效果。
请再参照图2及图3，在本实施例中，于接续第二时间区间t2的第三时间区间t3，像素结构PX3的扫描线GL3的扫描信号VGL1具有一高扫描电位Vgh，像素结构PX3的数据线DL的数据信号VDL由灰阶值L255切换至灰阶值L128。灰阶值L128所对应的数据信号VDL的均方根电压值为VL128(标示于图4)。判断当灰阶值L128介于第一预设值与第二预设值之间时，令像素结构PX3的电容控制线CL的控制信号VCL具有高控制电位Vch。此时，像素结构PX3的第一晶体管T1、第二晶体管T2及第三晶体管T3均开启，而像素结构PX3的存储电容Cst及显示介质电容Clc均会被充电。如此一来，即便在像素结构PX3用于显示一图像的过程中，像素结构PX3具有一漏电量，所述漏电量占像素结构PX3的存储电容Cst及显示介质电容Clc原本所存储的总电荷量的比例低，因此，所述漏电量并不会使显示介质电容Clc上的电压过度下降。因此，即便像素结构PX3操作在灰阶值L128，且像素结构PX3的亮度对均方根电压值VL128附近的电压变化很敏感(或者说，关系曲线S1在均方根电压值VL128处的切线斜率大)，采用像素结构PX3的显示面板的闪烁(flick)程度仍轻微、符合产品规格。
此外，在本实施例中，像素结构PX的数据线DL的多个数据信号VDL介于一高数据电位Vdh(例如但不限于：灰阶值L255)与一低数据电位Vdl(例如但不限于：灰阶值L0)，像素结构PX的扫描线GL的多个扫描信号VGL1、VGL2、VGL3的每一个介于高扫描电位Vgh与低扫描电位Vgl，像素结构PX的电容控制线CL的多个控制信号VCL个介于一高控制电位Vch与一低控制电位Vcl，其中Vdh<Vch<Vgh，且Vgl<Vcl<Vdl。
图6为本发明第一实施例的显示面板的示意图。请参照图6，显示面板10包括具有前述的像素结构PX的半导体基板100(未示出)、相对于半导体基板100的对向基板(未示出)以及设置于半导体基板100与对向基板之间的显示介质(未示出；例如但不限于：液晶)。显示面板10具有多个显示区Ron、Roff。在本实施例中，可针对多个显示区Ron、Roff的每一个所显示的图像的特性，决定分别位于多个显示区Ron、Roff的多个像素结构PX的多个第二晶体管T2的开启或关闭。在本实施例中，各像素结构PX的第二晶体管T2的开启或关闭可由各像素结构PX的扫描线GL的扫描信号VGL及电容控制线CL的控制信号VCL来决定；也就是说，在本实施例中，能分别决定各像素结构PX的第二晶体管T2是否开启，其第二晶体管T2开启的显示区Ron与其第二晶体管T2关闭的显示区Roff可位于同一行及/或不同行，端视实际需求而定。
图7为本发明第二实施例的一个像素结构PX’的示意图。请参照图1，像素结构PX’包括数据线DL、扫描线GL、电容控制线CL、第一晶体管T1、第二晶体管T2、显示介质电容Clc及存储电容Cst。第一晶体管T1具有第一端T1a、控制端T1c和第二端T1b。第二晶体管T2具有第一端T2a、控制端T2c和第二端T2b。第一晶体管T1的第一端T1a电性连接至数据线DL。第一晶体管T1的控制端T1c电性连接至扫描线GL。第一晶体管T1的第二端T1b电性连接至显示介质电容Clc的一电极Alc1。显示介质电容Clc的另一电极Alc2电性连接至一参考电位，其中所述参考电位可以是接地电位、固定电位或可调整的电位。第二晶体管T2的第一端T2a电性连接至第一晶体管T1的第二端T1b。第二晶体管T2的控制端T2c电性连接至电容控制线CL。第二晶体管T2的第二端T2b电性连接至存储电容Cst的一电极Ast1。存储电容Cst的另一电极Ast2电性连接至一参考电位，其中所述参考电位可以是接地电位、固定电位或可调整的电位。
图7的像素结构PX’与图1的像素结构PX的差异在于：图7的像素结构PX’可不包括图1的第三晶体管T3，而图7的像素结构PX’的第二晶体管T2的控制端T2c可直接电性连接至电容控制线CL。
图8为本发明第二实施例的半导体基板的俯视示意图。请参照图8，半导体基板100’包括基底110以及设置基底110上的多个像素结构PX’。半导体基板100’的部分像素结构PX’1、PX’2的多条扫描线GL可彼此连接。半导体基板100’的部分像素结构PX’1、PX’2的多条数据线DL1、DL2可彼此分离且依序排列。半导体基板100’的部分像素结构PX’1、PX’2的多条电容控制线CL1、CL2可彼此分离且依序排列。
图9示出图8的扫描线GL、数据线DL1、数据线DL2、电容控制线CL1及电容控制线CL2于时间区间t1所分别具有的扫描信号VGL、数据信号VDL1、数据信号VDL2、控制信号VCL1、及控制信号VCL2。
请参照图8及图9，在本实施例中，于时间区间t1，像素结构PX’1的扫描线GL的扫描信号VGL具有一高扫描电位Vgh，像素结构PX’1的数据线DL1的数据信号VDL1由灰阶值L0切换至灰阶值L128。灰阶值L128所对应的数据信号VDL1的均方根电压值为VL128。判断当灰阶值L128介于第一预设值与第二预设值之间时，令像素结构PX’1的电容控制线CL1的控制信号VCL1具有高控制电位Vch。此时，像素结构PX’1的第一晶体管T1及第二晶体管T2均开启，而像素结构PX’1的存储电容Cst及显示介质电容Clc均会被充电。如此一来，即便在像素结构PX’1用于显示一图像的过程中，像素结构PX’1具有一漏电量，所述漏电量占像素结构PX’1的存储电容Cst及显示介质电容Clc原本所存储的总电荷量的比例低，因此，所述漏电量并不会使显示介质电容Clc上的电压过度下降。因此，即便像素结构PX’1操作在灰阶值L128，且像素结构PX’1的亮度对均方根电压值VL128附近的电压变化很敏感，采用像素结构PX’1的显示面板10’(示出于图10)的闪烁(flick)程度仍轻微、符合产品规格。
请再参照图8及图9，于时间区间t1，像素结构PX’2的扫描线GL的扫描信号VGL具有一高扫描电位Vgh，像素结构PX’2的数据线DL2的数据信号VDL2由灰阶值L0切换至灰阶值L255。灰阶值L255所对应的数据信号VDL2的均方根电压值为VL255。判断当灰阶值L255大于第二预设值时，或判断当灰阶值L255小于第一预设值时，令像素结构PX’2的电容控制线CL2的控制信号VCL2具有低控制电位Vcl。此时，像素结构PX’2的第一晶体管T1开启，像素结构PX’2的第二晶体管T2关闭，像素结构PX’2的显示介质电容Clc会被充电，而像素结构PX’2的存储电容Cst不会被充电。如此一来，即便在像素结构PX’2用于显示一图像的过程中，像素结构PX’2具有一漏电量，且所述漏电量占显示介质电容Clc原本所存储的电荷量的比例高时，由于像素结构PX’2的亮度对均方根电压值VL255附近的电压变化不敏感，因此，所述漏电量并不会造成像素结构PX’2的亮度过度地变化。也就是说，当灰阶值L255大于第二预设值或小于第一预设值时，即使关闭第二晶体管T2而不对存储电容Cst充电，采用像素结构PX’2的显示面板10’的闪烁(flick)程度仍轻微、符合产品规格。此外，由于可不对像素结构PX’2的存储电容Cst充电，显示面板10’能在闪烁(flick)程度符合规格值的情况下达到省电的效果。
图10为本发明第二实施例的显示面板的示意图。请参照图10，显示面板10’包括具有前述的像素结构PX’的半导体基板100’(未示出)、相对于半导体基板100’的对向基板(未示出)以及设置于半导体基板100’与对向基板之间的显示介质(未示出；例如但不限于：液晶)。显示面板10’具有多个显示区Ron、Roff。在本实施例中，可针对多个显示区Ron、Roff的每一个所显示的图像的特性，决定分别位于多个显示区Ron、Roff的多个像素结构PX’的多个第二晶体管T2的开启或关闭。显示区Ron的多个第二晶体管T2开启，显示区Roff的多个第二晶体管T2关闭。在本实施例中，同一栏的多个像素结构PX’的多个第二晶体管T2的开启或关闭是由同一条电容控制线CL的控制信号VCL来决定，其第二晶体管T2开启的显示区Ron与其第二晶体管T2关闭的显示区Roff可位于不同栏，但本发明不以此为限。
图11为本发明第三实施例的一个像素结构PX-1的示意图。图11的像素结构PX-1与图1的像素结构PX相似，两者的差异在于：在图1的实施例中，电容控制线CL与扫描线GL交错；在图11的实施例中，电容控制线CL与扫描线GL平行。因此，电容控制线CL与扫描线GL可电性连接至位于显示面板10’的至少一侧的整合型栅极驱动电路(gate driver on array；GOA；未示出)，而减少用以与芯片(未示出)接合的接垫(未示出)设置的数量。此外，本实施例的像素结构PX-1可用驱动前述像素结构PX的方式驱动之，于此便不再重述。
图12为本发明第四实施例的一个像素结构PX’-1的示意图。图12的像素结构PX’-1与图7的像素结构PX’相似，两者的差异在于：在图7的实施例中，电容控制线CL与扫描线GL交错；在图12的实施例中，电容控制线CL与扫描线GL平行。像素结构PX’-1可用驱动像素结构PX’的方式驱动之，于此便不再重述。
图13为本发明第五实施例的半导体基板100A的示意图。请参照图13，半导体基板100A包括阵列排列的多个像素组G。每一像素组G除了包括前述的像素结构PX外，每一像素组G还包括至少一个像素结构PX2，其中像素结构PX与像素结构PX2不同。具体而言，像素结构PX2与前述的像素结构PX的差异在于，像素结构PX2不包括像素结构PX的第三晶体管T3及像素结构PX的电容控制线CL，像素结构PX2的第二晶体管T2的控制端T2c是电性连接至同一像素组G的像素结构PX的第三晶体管T3的第二端T3b。在本实施例中，同一像素组G的像素结构PX、像素结构PX2及像素结构PX2例如分别用以显示红色、绿色与蓝色，但本发明不以此为限。
图14为本发明第六实施例的半导体基板100B的示意图。请参照图14，半导体基板100B包括多个像素结构PX与多个像素结构PX2，其中每一像素结构PX2与像素结构PX的差异在于，像素结构PX2不包括像素结构PX的第三晶体管T3及像素结构PX的电容控制线CL。多个像素结构PX与多个像素结构PX2排成多行。每一行的像素结构PX的扫描线GL与该行的像素结构PX2的扫描线GL电性连接。特别是，同一行的所有像素结构PX2的多个第二晶体管T2的多个控制端T2c皆电性连接至该行的像素结构PX的第三晶体管T3的第二端T3b。
图15为采用本发明任一实施例的半导体基板的电子装置。请参照图15，电子装置1包括具有半导体基板100的显示面板。电子装置1根据多个像素结构PX的多个图像P1、P2的多个特性，决定多个像素结构PX的多个第二晶体管T2的开启或关闭。举例而言，电子装置1处于第一应用情境时，电子装置1的显示面板显示静态图像P1、P2，其中静态图像P1、P2的更新频率低，例如但不限于：5Hz。静态图像包括第一图像P1及第二图像P2，分别位于显示区Roff及显示区Ron。电子装置1的显示面板的显示区Roff的多个第一像素结构PX用以显示第一图像P1。电子装置1的显示面板的显示区Ron的第二像素结构PX用以显示第二图像P2。判断当第一图像P1包括灰色画面及穿插于灰色画面中的白色文字时，使显示区Roff的多个第一像素结构PX的多个第二晶体管T2关闭。此时，不需对显示区Roff的多个第一像素结构PX的多个存储电容Cst充电，而电子装置1能省电；此外，由于不需对显示区Roff的多个第一像素结构PX的多个存储电容Cst充电，第一像素结构PX的充电率高。当第一像素结构PX的充电率够高时，白字文字的边缘不会有因充电率低所导致的亮度不足的问题。另一方面，判断当第二图像P2包括一全灰画面时，使显示区Ron的多个第二像素结构PX的多个第二晶体管T2开启，以改善闪烁的问题。
图16为采用本发明任一实施例的半导体基板的电子装置。请参照图16，电子装置1包括具有半导体基板100的显示面板。电子装置1根据多个像素结构PX的多个图像P3、P4、P5的多个特性，决定多个像素结构PX的多个第二晶体管T2的开启或关闭。举例而言，电子装置1处于第二应用情境时，电子装置1的显示面板显示图像P3、P4、P5包括静态图像P3、P5及动态图像P4，其中静态图像P3、P5的更新频率(例如但不限于：5Hz)低，动态图像P4的更新频率(例如但不限于：60Hz)高。静态图像P3、动态图像P4及静态图像P5分别位于显示区Ron、显示区Roff及显示区Ron。电子装置1可根据多个图像P3、P4、P5的多个更新频率，决定多个像素结构PX的多个第二晶体管T2的开启或关闭。具体而言，图16的上方的显示区Ron的多个第一像素结构PX以及图16的下方的显示区Ron的多个第一像素结构PX分别用以显示第一图像P3及第一图像P5。判断当第一图像P3、P5的更新频率等于或低于第一预设频率(例如但不限于：5Hz)时，使位于显示区Ron的多个第一像素结构PX的多个第二晶体管T2的开启，以改善闪烁的问题。判断当第二图像P4的更新频率等于或高于第二预设频率(例如但不限于：60Hz)时，使显示区Ron的多个第二像素结构PX的多个第二晶体管T2的关闭，以省电并兼顾闪烁问题的改善。
图17为采用本发明任一实施例的半导体基板的电子装置。请参照图17，电子装置1包括具有半导体基板100的显示面板。电子装置1根据多个像素结构PX的图像P6的特性，决定多个像素结构PX的多个第二晶体管T2的开启或关闭。举例而言，电子装置1处于第三应用情境时，电子装置1的显示面板的图像P6为黑底白字的静态图像。电子装置1的显示面板的显示区Roff的多个像素结构PX用以显示图像P6。此时，可将关闭所有像素结构PX的第二晶体管T2，不需对显示区Roff的多个像素结构PX的多个存储电容Cst充电，而电子装置1能省电。同时间，电子装置1的显示面板也不会产生闪烁及充电率不足的问题。
图18示出本发明一实施例的一个像素结构PX。图18所绘的像素结构PX即为图1的像素结构PX的实际布局(layout)。图19为对应图18剖线Ι-I’所绘的半导体基板100的剖面示意图。图20为对应图18剖线П-П’所绘的半导体基板100的剖面示意图。图21为对应图18剖线Ш-Ш’所绘的半导体基板100的剖面示意图。需说明的是，图18是省略图19至图21的遮光层120。
请参照图18至图21，半导体基板100包括基底110以及配置于基底110上的像素结构PX。基底110主要是用来承载像素结构PX之用，其材质可为玻璃、石英、有机聚合物、或是不透光/反射材料(例如：导电材料、晶圆、陶瓷、或其它可适用的材料)、或是其它可适用的材料。
在本实施例中，半导体基板100可选择性地包括遮光层120。遮光层120配置于基底110上。举例而言，在本实施例中，遮光层120的材质可以是金属材料、合金、金属材料的氮化物、金属材料的氧化物、金属材料的氮氧化物或其组合。然而，本发明不限于此，根据其它实施例，遮光层120的材质也可以是能挡光的其它导电材料、能挡光的非导电材料或其组合。
在本实施例中，半导体基板100可选择性地包括绝缘层132、134，设置于遮光层120上。举例而言，在本实施例中，绝缘层132、134的材料可为无机材料(例如：氧化硅、氮化硅、氮氧化硅、或上述至少二种材料的堆叠层)、有机材料或上述的组合。
半导体基板100包括半导体层。半导体层包括第一晶体管T1、第二晶体管T2及第三晶体管T3的多个半导体图案T1d、T2d、T3d。在本实施例中，半导体图案T1d、T2d、T3d可选择性地设置于绝缘层134上。第一晶体管T1的半导体图案T1d与第二晶体管T2的半导体图案T2d可以选择性地直接连接。第三晶体管T3的半导体图案T3d与第一晶体管T1的半导体图案T1d及第二晶体管T2的半导体图案T2d分离。举例而言，在本实施例中，第一晶体管T1的半导体图案T1d大致上可呈颠倒的U型，第二晶体管T2的半导体图案T2d大致上可呈ㄟ字型，第三晶体管T3的半导体图案T3d大致上可呈颠倒的L型，其中ㄟ字型的半导体图案T2d大致上位于颠倒的U型的半导体图案T1d与颠倒的L型的半导体图案T3d之间，但本发明不以此为限。
在本实施例中，遮光层120可遮蔽(或者说，可重叠于)第一晶体管T1、第二晶体管T2及第三晶体管T3的多个半导体图案T1d、T2d、T3d，以防止及/或减少光漏电的产生。然而，本发明不限于此，根据其他实施例，也可省略遮光层120的设置。
在本实施例中，半导体图案T1d、T2d、T3d可以是单层或多层结构。举例而言，在本实施例中，半导体图案T1d、T2d、T3d的材料可包括多晶硅。然而，本发明不限于此，根据其他实施例，半导体图案T1d、T2d、T3d的材料也可包括非晶硅、微晶硅、单晶硅、有机半导体材料、氧化物半导体材料(例如：铟锌氧化物、铟镓锌氧化物、或是其它合适的材料、或上述的组合)、或其它合适的材料、或含有掺杂物(dopant)于上述材料中、或上述的组合。
值得注意的是，在本实施例中，数据线DL在第一方向D1上延伸，扫描线GL在第二方向D2上延伸，而第二晶体管T2的半导体图案T2d的至少一部分是在与第一方向D1及第二方向D2交错的第四方向D4上延伸。在第四方向D4上延伸的半导体图案T2d有助于在有限的面积中设置做为存储电容Cst的开关的第二晶体管T2。
在本实施例中，半导体基板100还包括绝缘层140，设置于半导体图案T1d、T2d、T3d上。举例而言，在本实施例中，绝缘层140的材料可为无机材料(例如：氧化硅、氮化硅、氮氧化硅、或上述至少二种材料的堆叠层)、有机材料或上述的组合。
在本实施例中，半导体基板100还包括第一金属层。第一金属层可选择性地包括扫描线GL、第一晶体管T1的控制端T1c、第二晶体管T2的控制端T2c、第三晶体管T3的控制端T3c及共用电极190。第一晶体管T1的控制端T1c、第二晶体管T2的控制端T2c及第三晶体管T3的控制端T3c分别与第一晶体管T1的半导体图案T1d、第二晶体管T2的半导体图案T2d及第三晶体管T3的半导体图案T3d重叠。
第一晶体管T1的控制端T1c电性连接至扫描线GL。举例而言，在本实施例中，第一晶体管T1的控制端T1c可以是扫描线GL的与半导体图案T1d交叉的两处；也就是说，在本实施例中，第一晶体管T1可以是双栅极型晶体管，但本发明不以此为限。第三晶体管T3的控制端T3c电性连接至扫描线GL。举例而言，在本实施例中，第三晶体管T3的控制端T3c可以是扫描线GL的与半导体图案T3d交叉的一处；也就是说，在本实施例中，第三晶体管T3可以是一个单栅极型晶体管，但本发明不以此为限。
第二晶体管T2的控制端T2c与扫描线GL分离。举例而言，第二晶体管T2的控制端T2c可以是位于扫描线GL旁的一个条状导电图案，但本发明不以此为限。值得注意的是，在本实施例中，第二晶体管T2的控制端T2c在第三方向D3上延伸，其中第三方向D3与第一方向D1、第二方向D2及第四方向D4交错。也就是说，第二晶体管T2的控制端T2c与第二晶体管T2的半导体图案T2d交叉设置，且不平行于数据线DL及扫描线GL。因此，有助于在有限的面积中设置做为存储电容Cst的开关的第二晶体管T2。
在本实施例中，扫描线GL的延伸方向(即第二方向D2)与第二晶体管T2的控制端T2c的延伸方向(即第三方向D3)具有夹角θ。优选地是，0°<θ<60°，但本发明不以此为限。扫描线GL的延伸方向(即第二方向D2)与第二晶体管T2的半导体图案T2d的延伸方向(即第四方向D4)具有夹角Φ。优选地是，0°<Φ<60°，但本发明不以此为限。第二晶体管T2的控制端T2c的延伸方向(即第三方向D3)与第二晶体管T2的半导体图案T2d的延伸方向(即第四方向D4)具有夹角α。优选地是，0°<α≤90°，但本发明不以此为限。
共用电极190用具有一参考电位，所述参考电位可以是接地电位、固定电位或可调变的电位。共用电极190可以是存储电容Cst的电极Ast2(标示于图1)的至少一部分。共用电极190与扫描线GL及第二晶体管T2的控制端T2c分离。举例而言，在本实施例中，第二晶体管T2的控制端T2c可位于扫描线GL与共用电极190之间。也就是说，第二晶体管T2的一部分(例如：控制端T2c)于基底110上的一垂直投影位于扫描线GL于基底110上的一垂直投影与存储电容Cst的一部分(例如：共用电极190)于基底110上的一垂直投影之间。
在本实施例中，扫描线GL、第一晶体管T1的控制端T1c、第二晶体管T2的控制端T2c、第三晶体管T3的控制端T3c及共用电极190的材质是以金属为示例。然而，本发明不限于此，根据其他实施例，扫描线GL、第一晶体管T1的控制端T1c、第二晶体管T2的控制端T2c、第三晶体管T3的控制端T3c及共用电极190的材质也可以是其他导电材料。例如：合金、金属材料的氮化物、金属材料的氧化物、金属材料的氮氧化物、或是金属材料与其它导电材料的堆叠层。
在本实施例中，半导体基板100还包括绝缘层150，设置于扫描线GL、第一晶体管T1的控制端T1c、第二晶体管T2的控制端T2c、第三晶体管T3的控制端T3c及共用电极190上。举例而言，在本实施例中，绝缘层150的材料可为无机材料(例如：氧化硅、氮化硅、氮氧化硅、或上述至少二种材料的堆叠层)、有机材料或上述的组合。
在本实施例中，半导体基板100还包括第二金属层，设置于绝缘层150上。在本实施例中，第二导电层可以选择性地包括数据线DL、电容控制线CL、第一晶体管T1的第一端T1a及第二端T1b、第二晶体管T2的第一端T2a及第二端T2b和第三晶体管T3的第一端T3a及第二端T3b。
数据线DL与扫描线GL交错设置。数据线DL在第一方向D1上延伸，扫描线GL在第二方向D2上延伸，其中第一方向D1与第二方向D2交错。举例而言，在本实施例中，第一方向D1与第二方向D2可选择性地垂直，但本发明不以此为限。在本实施例中，电容控制线CL可选择性地与数据线DL平行设置，但本发明不以此为限。根据其它实施例，电容控制线CL也可以其它方式设置，例如：电容控制线CL也可与扫描线GL平行设置。
第一晶体管T1的第一端T1a与数据线DL电性连接。举例而言，在本实施例中，第一晶体管T1的第一端T1a可为数据线DL的与半导体图案T1d重叠的一处，但本发明不以此为限。第一晶体管T1的第一端T1a及第二端T1b分别与第一晶体管T1的半导体图案T1c的不同两处电性连接。具体而言，在本实施例中，第一晶体管T1的第一端T1a可通过绝缘层140、150的接触窗142、152与第一晶体管T1的半导体图案T1d电性连接，第一晶体管T1的第二端T1b可通过绝缘层140、150的接触窗144、154与第一晶体管T1的半导体图案T1d电性连接。
第二晶体管T2的第一端T2a与第一晶体管T1的第二端T1b与电性连接。举例而言，在本实施例中，第二晶体管T2的第一端T2a与第一晶体管T1的第二端T1b可以是同一第一岛状图案的两部分。第二晶体管T2的第一端T2a及第二端T2b电性连接至半导体图案T2d的不同两区。举例而言，在本实施例中，第二晶体管T2的第一端T2a可通过绝缘层140、150的接触窗144、154电性连接至第二晶体管T2的半导体图案T2d，第二晶体管T2的第二端T2b可通过绝缘层140、150的接触窗149、159电性连接至第二晶体管T2的半导体图案T2d。
第二晶体管T2的第二端T2b与存储电容Cst电性连接。举例而言，在本实施例中，半导体基板100的第二金属层还包括导电图案155，与第一金属层的共用电极190重叠。第二金属层的导电图案155可以是存储电容Cst的电极Ast1(标示于图1)的至少一部分。第二晶体管T2的第二端T2b与存储电容Cst的导电图案155连接。在本实施例中，第二晶体管T2的第二端T2b与存储电容Cst的导电图案155可以是同一第二岛状图案的两部分，但本发明不以此为限。
第三晶体管T3的第一端T3a电性连接至电容控制线CL。举例而言，在本实施例中，第三晶体管T3的第一端T3a可以是电容控制线CL与半导体图案T3d重叠的一部分。第三晶体管T3的第二端T3b电性连接至第二晶体管T2的控制端T2c。举例而言，在本实施例中，第三晶体管T3的第二端T3b可通过绝缘层150的接触窗157电性连接至第二晶体管T2的控制端T2c。第三晶体管T3的第一端T3a及第二端T3b分别与半导体图案T3c的不同两区电性连接。举例而言，第三晶体管T3的第一端T3a可通过绝缘层140、150的接触窗146、156电性连接至半导体图案T3d，第三晶体管T3的第二端T3b可通过绝缘层140、150的接触窗148、158电性连接至半导体图案T3d。
值得注意的是，在本实施例中，第二晶体管T2于基底110上的一垂直投影位于第一晶体管T1于基底110上的一垂直投影与第三晶体管T3于基底110上的一垂直投影之间。更详细地说，第二晶体管T2的控制端T2c于基底110上的垂直投影位于第一晶体管T1的第二端T1b于基底110上的垂直投影与第三晶体管T3的第二端T3b于基底110上的垂直投影之间。
在本实施例中，半导体基板100还包括绝缘层162、164，设置于数据线DL、电容控制线CL、第一晶体管T1的第一端T1a及第二端T1b、第二晶体管T2的第一端T2a及第二端T2b、第三晶体管T3的第一端T3a及第二端T3b和导电图案155上。举例而言，在本实施例中，绝缘层162、164的材料可为无机材料(例如：氧化硅、氮化硅、氮氧化硅、或上述至少二种材料的堆叠层)、有机材料或上述的组合。
在本实施例中，半导体基板100还包括第一透明导电层，设置于绝缘层164上。第一透明导电层包括共用电极180。第一透明导电层的共用电极180的一部分与第一金属层的共用电极190重叠且彼此电性连接。举例而言，第一透明导电层的共用电极180可通过绝缘层162、164、150的接触窗162c、164c、153电性连接至第一金属层的共用电极190。互相电性连接的共用电极180及共用电极190可视为存储电容Cst的一电极Ast2(标示于图1)。在本实施例中，第一透明导电层的材质可包括金属氧化物，例如：铟锡氧化物、铟锌氧化物、铝锡氧化物、铝锌氧化物、铟锗锌氧化物、或其它合适的氧化物、或者是上述至少二者的堆叠层，但本发明不以此为限。
在本实施例中，半导体基板100还包括绝缘层170，设置于共用电极180上。举例而言，在本实施例中，绝缘层170的材料可为无机材料(例如：氧化硅、氮化硅、氮氧化硅、或上述至少二种材料的堆叠层)、有机材料或上述的组合。
在本实施例中，半导体基板100还包括第二透明导电层，设置于绝缘层170上。第二透明导电层包括像素电极172。像素电极172电性连接至第二晶体管T2的第二端T2b。具体而言，在本实施例中，像素电极172可通过绝缘层162、164、170的接触窗162a、164a、170a电性连接至第二晶体管T2的第二端T2b。像素电极172与共用电极180重叠。像素电极172与共用电极180之间的电压差用以驱动显示介质(例如但不限于：液晶)。像素电极172、共用电极180以及显示介质(未示出)可形成显示介质电容Clc。也就是说，像素电极172及共用电极180可分别为显示介质电容Clc的两电极Alc1、Alc2。
在本实施例中，第二透明导电层还包括导电图案174。导电图案174与像素电极172分离。导电图案174重叠且电性连接于第二晶体管T2的第二端T2b。导电图案174还重叠于第二金属层的导电图案155。在本实施例中，导电图案174可通过绝缘层162、164、170的接触窗162b、164b、170b电性连接至第二晶体管T2的第二端T2b及第二金属层的导电图案155。互相电性连接的第二透明导电层的导电图案174及第二金属层的导电图案155可视为存储电容Cst的另一电极Ast1(标示于图1)。总言之，在本实施例中，存储电容Cst可包括互相电性连接的共用电极180、190、互相电性连接的导电图案174、155以及夹设于共用电极180、190与导电图案174、155之间的绝缘层150、162、164、170。
在本实施例中，为使存储电容Cst的储电作用能够显著地改善前述的闪烁问题，优选地是，存储电容Cst的电容值大于显示介质电容Clc的电容值的一半，但本发明不以此为限。
此外，在本实施例中，存储电容Cst的电容值大于显示介质电容Clc，因此用以对存储电容Cst充电的第二晶体管T2的充电能力优于用以对显示介质电容Clc充电的第一晶体管T1的充电能力为佳。也就是说，第二晶体管T2的开启电流(Ion)以大于第一晶体管T1的开启电流为佳。举例而言，在本实施例中，第一晶体管T1的半导体图案T1d具有一通道宽长比第二晶体管T2的半导体图案T2d具有通道宽长度 但本发明不以此为限。第三晶体管T3所需的充电量很小，第三晶体管T3的设计以防止漏电为佳。举例而言，在本实施例中，第三晶体管的一半导体图案Td3具有一通道宽长比而但本发明不以此为限。
综上所述，在本发明一实施例中，可根据欲显示的灰阶值及/或与欲显示的图像的更新频率来决定是否开启第二晶体管，以对存储电容充电。因此，采用本发明一实施例的半导体基板的显示面板可改善闪烁问题且能达到省电的效果。
虽然本发明已以实施例公开如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的构思和范围内，当可作些许的变动与润饰，故本发明的保护范围当视权利要求所界定者为准。

Claims (21)

1.一种半导体基板，包括：
一基底；
一数据线、一扫描线及一电容控制线，设置于该基底上；
一第一晶体管，其中该第一晶体管的一第一端电性连接至该数据线，而该第一晶体管的一控制端电性连接至该扫描线；
一像素电极，电性连接至该第一晶体管的一第二端；
一第二晶体管，其中该第二晶体管的一第一端电性连接至该第一晶体管的该第二端；
一存储电容，电性连接至该第二晶体管的一第二端；以及
一第三晶体管，其中该第三晶体管的一第一端电性连接至该电容控制线，该第三晶体管的一控制端电性连接至该扫描线，而该第三晶体管的一第二端电性连接至该第二晶体管的一控制端。
2.如权利要求1所述的半导体基板，其中该第二晶体管于该基底上的一垂直投影位于该第一晶体管于该基底上的一垂直投影与该第三晶体管于该基底上的一垂直投影之间。
3.如权利要求1所述的半导体基板，其中该第二晶体管于该基底上的一垂直投影位于该扫描线于该基底上的一垂直投影与该存储电容于该基底上的一垂直投影之间。
4.如权利要求1所述的半导体基板，其中该数据线在一第一方向上延伸，该扫描线在一第二方向上延伸，该第二晶体管的该控制端在一第三方向上延伸，且该第三方向与该第一方向及该第二方向交错。
5.如权利要求4所述的半导体基板，其中该第二方向与该第三方向具有一夹角θ，且0°<θ<60°。
6.如权利要求4所述的半导体基板，其中该第二晶体管包括在一第四方向上延伸的一半导体图案，而该第三方向与该第一方向、该第二方向及该第四方向交错。
7.如权利要求6所述的半导体基板，其中该第二方向与该第四方向具有一夹角Φ，且0°<Φ<60°。
8.如权利要求6所述的半导体基板，其中该第三方向与该第四方向具有一夹角α，且0°<α≤90°。
9.如权利要求1所述的半导体基板，其中该存储电容包括：
一绝缘层，设置于该第二晶体管的该第二端上，其中该像素电极设于该绝缘层上；以及
一导电图案，设置于该绝缘层上，与该像素电极分离，且通过该绝缘层的一接触窗电性连接至该第二晶体管的该第二端，其中该导电图案与该第二晶体管的该第二端重叠。
10.如权利要求1所述的半导体基板，还包括：
一共用电极，设置于该基底上，其中该共用电极与该像素电极重叠，以形成一显示介质电容；
该存储电容的电容值大于该显示介质电容的电容值的一半。
11.如权利要求1所述的半导体基板，其中该第一晶体管的一半导体图案具有一通道宽长比该第二晶体管的一半导体图案具有一通道宽长度而
12.如权利要求11所述的半导体基板，其中该第三晶体管的一半导体图案具有一通道宽长比而
13.一种驱动方法，用以驱动一半导体基板，其中该半导体基板包括多个像素结构，所述多个像素结构的每一个包括一数据线、一扫描线、一电容控制线、一第一晶体管、一像素电极、一第二晶体管以及一存储电容，该第一晶体管的一第一端电性连接至该数据线，该第一晶体管的一控制端电性连接至该扫描线，该第一晶体管的一第二端电性连接至该像素电极，该第二晶体管的一第一端电性连接至该第一晶体管的该第二端，该第二晶体管的一控制端电性连接至该电容控制线，该第二晶体管的一第二端电性连接至该存储电容，而该驱动方法包括：
根据所述多个像素结构的至少一者的至少一数据线的至少一数据信号，决定所述多个像素结构的该至少一者的至少一第二晶体管的开启或关闭。
14.如权利要求13所述的驱动方法，其中根据所述多个像素结构的该至少一者的该至少一数据线的该至少一数据信号，决定所述多个像素结构的该至少一者的该至少一第二晶体管的开启或关闭的步骤包括：
判断当所述多个像素结构的该至少一者的该至少一数据线的该至少一数据信号的灰阶值介于一第一预设值与一第二预设值之间时，使所述多个像素结构的该至少一者的该至少一第二晶体管开启，其中该第一预设值小于该第二预设值。
15.如权利要求13所述的驱动方法，其中根据所述多个像素结构的该至少一者的该至少一数据线的该至少一数据信号，决定所述多个像素结构的该至少一者的该至少一第二晶体管的开启或关闭的步骤包括：
判断当所述多个像素结构的该至少一者的该至少一数据线的该至少一数据信号的灰阶值小于一第一预设值时，使所述多个像素结构的该至少一者的该至少一第二晶体管关闭。
16.如权利要求13所述的驱动方法，其中根据所述多个像素结构的该至少一者的该至少一数据线的该至少一数据信号，决定所述多个像素结构的该至少一者的该至少一第二晶体管的开启或关闭的步骤包括：
判断当所述多个像素结构的该至少一者的该至少一数据线的该至少一数据信号的灰阶值大于一第二预设值时，使所述多个像素结构的该至少一者的该至少一第二晶体管关闭。
17.如权利要求13所述的驱动方法，其中所述多个像素结构用以显示多个图像，而该驱动方法还包括：
根据所述多个图像的多个特性，决定所述多个像素结构的多个第二晶体管的开启或关闭。
18.如权利要求17所述的驱动方法，其中所述多个图像包括一第一图像及一第二图像，所述多个像素结构包括用以显示该第一图像的多个第一像素结构和用以显示该第二图像的多个第二像素结构，而根据所述多个像素结构的所述多个图像的所述多个特性，决定所述多个像素结构的所述多个第二晶体管的开启或关闭的步骤包括：
判断当该第一图像包括一灰色画面及穿插于该灰色画面中的一白色文字时，使所述多个第一像素结构的多个第二晶体管关闭；以及
判断当该第二图像包括一全灰画面时，使所述多个第二像素结构的多个第二晶体管开启。
19.如权利要求17所述的驱动方法，其中根据所述多个像素结构的所述多个图像的所述多个特性，决定所述多个像素结构的所述多个第二晶体管的开启或关闭的步骤包括：
根据所述多个图像的多个更新频率，决定所述多个像素结构的多个第二晶体管的开启或关闭。
20.如权利要求19所述的驱动方法，其中所述多个图像包括一第一图像及一第二图像，所述多个像素结构包括用以显示该第一图像的多个第一像素结构和用以显示该第二图像的多个第二像素结构，而根据所述多个像素结构的所述多个图像的所述多个更新频率，决定所述多个像素结构的多个第二晶体管的开启或关闭的步骤包括：
判断当该第一图像的一更新频率等于或低于第一预设频率时，使所述多个第一像素结构的多个第二晶体管的开启；以及
判断当该第二图像的一更新频率等于或高于第二预设频率时，使所述多个第二像素结构的多个第二晶体管的关闭，其中该第一预设频率高于该第二预设频率。
21.如权利要求13所述的驱动方法，其中所述多个像素结构的多条数据线的多个数据信号的每一个介于一高数据电位Vdh与一低数据电位Vdl，所述多个像素结构的多条扫描线的多个扫描信号的每一个介于一高扫描电位Vgh与一低扫描电位Vgl，所述多个像素结构的多条电容控制线的多个控制信号的每一个介于一高控制电位Vch与一低控制电位Vcl，Vdh<Vch<Vgh，且Vgl<Vcl<Vdl。
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