CN110245750A - 一种基于fpga的神经网络数值模拟方法 - Google Patents

Abstract

本发明公开了一种基于FPGA的神经网络数值模拟方法，该方法通过对HH神经元模型数学表达式进行数值近似替换，得到数值近似表达式；然后，基于FPGA设计相应的移位单元、补码单元、加法器和减法器，实现数值近似表达式的运算。由于在运算过程中仅仅采用移位运算、补码运算和加减运算，不涉及任何乘除运算，能够加快FPGA的运算速度，减少运算所消耗的时间。

Description

一种基于FPGA的神经网络数值模拟方法

技术领域

本发明属于神经网络技术领域，具体涉及一种基于FPGA的神经网络数值模拟方法。

背景技术

目前，神经网络领域主要研究重点放在神经元行为和神经网络系统分析上，神经网络Hodgkin-Huxley模型最早于1952年提出(以下简称HH模型)，用于描述神经元动作电位的发放与传导机制，而且，HH模型的数学表达式为：

其中，采用常微分方程来具体描述神经元的电生理特性，而且，目前神经网络研究中，采用数值模拟方法是最为有效的手段。

随着集成电路的发展，用于数值模拟神经网络的硬件已从最初的模拟电子器件逐步转变为现场可编程门阵列(以下简称FPGA)。与CPU的串行运算方式不同，FPGA是并行运算，能够极大地提高数值模拟神经网络的运算速度，所以，FPGA已是目前用于数值模拟神经元网络非常普遍的硬件载体。

但是，由于FPGA自身的特点，在数值模拟过程中常出现效果不理想的情况，如电信号峰值间隔较大等，归根结底还是运算速度不足造成。即使FPGA的运算速度上比CPU的运算速度更快，由于神经元自身的感知更快，所以对数值模拟运算的速度提出了更高的要求。实际上，在模拟运算过程中，无论是调用IP核进行乘除运算还是其他运算，都将增加运算的时间和复杂程度，特别是除法运算是最消耗资源和造成延时的。而如果只是除以2的整数次幂，则可以直接通过逻辑移位完成，从而减少运算所消耗的时间。

所以，为了简化FPGA的硬件结构，充分利用FPGA自身运算特点，亟待提供一种新的基于FPGA的神经网络数值模拟方法，不仅能够准确地建立神经网络模型，还能减少运算所消耗的时间，提升运算效率。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于：提供一种基于FPGA的神经网络数值模拟方法，能够减少运算所消耗的时间，提升运算效率。

为实现上述发明目的，本发明提供以下技术方案：

一种基于FPGA的神经网络数值模拟方法，其包括以下步骤：

S1：对HH神经元模型数学表达式进行数值近似替换，得到数值近似表达式；其中，所述HH神经元模型数学表达式为：

其中，I为外加刺激电流，C是膜电容，V是膜电压，G_K，G_Na和G_I分别是钾离子通道电流、钠离子通道电流和漏电流的最大电导，m和h为钠离子通道的门控变量，n是钾离子通道的门控变量；(E_Na、E_K、E_I)

所述数值近似表达式为：

其中，

S2：基于FPGA设计相应的移位单元、补码单元、加法器和减法器，以实现所述数值近似表达式的运算；其中，实现所述数值近似表达式中指数运算的方式为：

将幂指数作为输入数据，若所述输入数据为正数，则由移位单元对输入数据的小数部分进行右移位运算，且输入数据的整数部分的数值作为移位数；若所述输入数据为负数，则由补码单元对输入数据的整数部分和小数部分均进行补码运算，然后由移位单元对经补码运算后的小数部分进行左移位运算，且经补码运算后的整数部分再由加法器加一后的数值作为移位次数。

根据一种具体的实施方式，本发明基于FPGA的神经网络数值模拟方法，输入数据的小数部分采用泰勒展开式进行表示。

基于同一发明构思，本发明还提供一种FPGA架构，其包括：

第一运算模块，用于实现f(m)的运算；其中，

第二运算模块，用于实现sinh(h)的运算；其中，

第三运算模块，用于实现g(n)的运算；其中，

第四运算模块，用于利用所述第一运算模块、所述第二运算模块和所述第三运算模块的运算结果，并结合相应的移位单元、补码单元、加法器和减法器，实现G_Naf(m)sinh(h)(E_Na-V)+G_Kg(n)(E_K-V)+G_I(E_I-V)+I的运算。

与现有技术相比，本发明的有益效果：

本发明基于FPGA的神经网络数值模拟方法，通过对HH神经元模型数学表达式进行数值近似替换，得到数值近似表达式；然后，基于FPGA设计相应的移位单元、补码单元、加法器和减法器，实现数值近似表达式的运算。由于在运算过程中仅仅采用移位运算、补码运算和加减运算，不涉及任何乘除运算，能够加快FPGA的运算速度，减少运算所消耗的时间。

附图说明

图1为本发明由补码单元和移位单元组成的指数单元的结构示意图；

图2为实现sinh(h)运算的结构示意图；

图3为实现f(m)的运算的结构示意图；

图4为实现g(n)的运算的结构示意图；

图5为实现G_Naf(m)sinh(h)(E_Na-V)+G_Kg(n)(E_K-V)+G_I(E_I-V)+I的运算的结构示意图；

图6为HH神经元模型与本发明改进模型的仿真结果对比图。

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

本发明基于FPGA的神经网络数值模拟方法，其包括以下步骤：

S1：对HH神经元模型数学表达式进行数值近似替换，得到数值近似表达式；其中，HH神经元模型数学表达式为：

其中，I为外加刺激电流，C是膜电容，V是膜电压，G_K，G_Na和G_I分别是钾离子通道电流、钠离子通道电流和漏电流的最大电导，m和h为钠离子通道的门控变量，n是钾离子通道的门控变量。

数值近似表达式为：

其中，

S2：基于FPGA设计相应的移位单元、补码单元、加法器和减法器，以实现该数值近似表达式的运算；其中，实现数值近似表达式中指数运算的方式为：

如图1所示的指数单元中，输入数据x具有整数部分x_I和小数部分x_D，且x最高位为符号标志位；而且，输入数据的符号标志位为0，表示该输入数据为正数，输入数据的符号标志位为1，则表示该输入数据为正数。

在图1a中，由于输入数据x为正数，则由移位单元对小数部分x_D进行移位运算，且整数部分x_I的数值为移位运算的次数。在图1b中，由于输入数据x为负数，则由补码单元对整数部分x_I和小数部分x_D进行补码运算，然后由移位单元对经补码运算后的小数部分进行移位运算，且经补码运算后的整数部分通过加法器进行加一运算后作为移位运算的次数。在实施时，小数部分x_D采用泰勒展开式进行表示，且其真实值近似为x_D+1。

如图2所示，本发明的FPGA架构中的第一运算模块用于实现f(m)的运算；其中，

具体的，第一运算模块通过三部分来实现f(m)的运算，其中，第一部分2^3m-2^-3m：通过一个移位单元对输入数据m进行左移一位，将移位后的数据输入至一个加法器，通过该加法器与输入数据m相加，然后，该加法器将其运算结果输出给一个补码单元进行补码运算，再由该补码单元输出给一个指数单元进行指数运算，最后输出给第一减法器作为被减数，同时，该加法器将数据输出另一个指数单元进行指数运算，再由该指数单元将其计算数据输出给第一减法器作为件数，最后由第一减法器实现减法运算。

第二部分2^-m-2^m：通过一个指数单元对输入数据m进行指数运算，然后，该指数单元将运算结果输出给第二减法器作为减数；通过一个补码单元对输入数据m进行补码运算，然后，通过另一个指数单元对输入数据m进行指数运算，该指数单元将运算结果输出给第二减法器作为被减数，最后由第二减法器进行减法运算。

第三部分2^1-m-2^1+m：通过一个加法器对输入数据m进行加一，然后由该加法器将数据输出给一个指数单元进行指数运算，再由该指数单元将其运算结果输出给第三减法器作为减数；通过一个减法器对输入数据m进行减一，然后由该减法器将数据输出给另一个指数单元进行指数运算，再由该指数单元将其运算结果输出给第三减法器作为被减数，最后由第三减法器实现减法运算。

最后将第一减法器、第二减法器和第三减法器的计算结果通过一个加法器相加起来，然后，对该加法器计算出的进行左移三位，从而实现f(m)的运算。

如图3所述，本发明的FPGA架构中的第二运算模块用于实现sinh(h))的运算；其中，

实际上，将HH神经元模型的数学表达式中的m³h替换为双曲线正弦函数。因此，在第二运算模块中，通过一个指数单元对输入数据h进行指数运算，并有该指数单元将其运算结果输出给一个减法器作为被减数；通过一个补码单元对输入数据h进行补码运算，再通过另一个指数单元进行指数运算，该指数单元将其运算结果输出给该减法器作为减数，最后由第三减法器进行减法运算，从而实现sinh(h))的运算。

如图4所示，本发明的FPGA架构中的第三运算模块用于实现g(n))的运算；其中，

具体的，在第四运算模块中，通过一个移位单元对输入数据n进行左移两位，再由该移位单元将其运算结果输出给一个指数单元进行指数运算，该指数单元将其运算结果输出给一个加法器作为一个加数，同时，该移位单元还将其运算结果输出给一个补码单元进行补码运算，该补码单元将其运算结果输出给另一个指数单元进行指数运算，该指数单元将其运算结果输出给该加法器作为另一个加数，并由该加法器实现加法运算，然后，该加法器将其运算结果输出给第四减法器作为被减数。

通过一个移位单元对输入数据n进行左移一位，再通过一个加法器对该移位单元的运算结果加二，然后该加法器将其运算结果输出给一个指数单元进行指数运算，该指数单元将其运算结果输出给第四减法器作为减数，最后由第四减法器进行减法运算，而且，第四减法器将其运算结果输出给第五减法器作为被减数。

通过一个移位单元对输入数据n进行左移一位，再通过一个补码单元进行补码运算，然后通过一个加法器对该补码单元的运算结果加二，该加法器将其运算结果输出给第五减法器作为减数，最后由第五减法器进行减法运算。

接着，通过一个加法器对第五减法器的运算结果加六，然后将该加法器的运算结果右移四位，从而实现g(n))的运算。

如图5所示，本发明的FPGA架构中的第四运算模块用于实现G_Naf(m)sinh(h)(E_Na-V)+G_Kg(n)(E_K-V)+G_I(E_I-V)+I的运算；具体的，在第四运算模块中，通过利用第一运算模块、第二运算模块和第三运算模块的运算结果，并结合相应的移位单元、补码单元、加法器和减法器，实现G_Naf(m)sinh(h)(E_Na-V)+G_Kg(n)(E_K-V)+G_I(E_I-V)+I的运算。

如图6所示，实线表示未对HH神经元模型进行任何改进的仿真结果，虚线表示本发明的FPGA架构的仿真结果，可以得出：本发明的FPGA架构的资源消耗为原HH神经元模型硬件实现成本的三分之一，即速度为原HH神经元模型结构的3倍。

Claims (3)

1.一种基于FPGA的神经网络数值模拟方法，其特征在于，包括以下步骤：

S1：对HH神经元模型数学表达式进行数值近似替换，得到数值近似表达式；其中，所述HH神经元模型数学表达式为：

其中，I为外加刺激电流，C是膜电容，V是膜电压，G_K，G_Na和G_I分别是钾离子通道电流、钠离子通道电流和漏电流的最大电导，m和h为钠离子通道的门控变量，n是钾离子通道的门控变量；

所述数值近似表达式为：

其中，

S2：基于FPGA设计相应的移位单元、补码单元、加法器和减法器，以实现所述数值近似表达式的运算；其中，实现所述数值近似表达式中指数运算的方式为：

将幂指数作为输入数据，若所述输入数据为正数，则由移位单元对输入数据的小数部分进行右移位运算，且输入数据的整数部分的数值作为移位数；若所述输入数据为负数，则由补码单元对输入数据的整数部分和小数部分均进行补码运算，然后由移位单元对经补码运算后的小数部分进行左移位运算，且经补码运算后的整数部分再由加法器加一后的数值作为移位次数。

2.如权利要求1所述的基于FPGA的神经网络数值模拟方法，其特征在于，所述输入数据的小数部分采用泰勒展开式进行表示。

3.一种FPGA架构，其特征在于，包括：

第一运算模块，用于实现f(m)的运算；其中，

第二运算模块，用于实现sinh(h)的运算；其中，

第三运算模块，用于实现g(n)的运算；其中，

第四运算模块，用于利用所述第一运算模块、所述第二运算模块和所述第三运算模块的运算结果，并结合相应的移位单元、补码单元、加法器和减法器，实现G_Naf(m)sinh(h)(E_Na-V)+G_Kg(n)(E_K-V)+G_I(E_I-V)+I的运算。