CN110235233B - 用于检查集成电路的关注区域生成 - Google Patents
用于检查集成电路的关注区域生成 Download PDFInfo
- Publication number
- CN110235233B CN110235233B CN201780085147.7A CN201780085147A CN110235233B CN 110235233 B CN110235233 B CN 110235233B CN 201780085147 A CN201780085147 A CN 201780085147A CN 110235233 B CN110235233 B CN 110235233B
- Authority
- CN
- China
- Prior art keywords
- interest
- regions
- spatial relationships
- generated
- view
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000007689 inspection Methods 0.000 title claims abstract description 75
- 238000000034 method Methods 0.000 claims abstract description 128
- 230000007547 defect Effects 0.000 claims abstract description 120
- 230000015654 memory Effects 0.000 claims abstract description 30
- 238000003860 storage Methods 0.000 claims description 15
- 238000010894 electron beam technology Methods 0.000 description 54
- 230000008569 process Effects 0.000 description 37
- 235000012431 wafers Nutrition 0.000 description 36
- 238000012545 processing Methods 0.000 description 29
- 238000004519 manufacturing process Methods 0.000 description 23
- 238000013461 design Methods 0.000 description 13
- 238000004891 communication Methods 0.000 description 10
- 230000003287 optical effect Effects 0.000 description 9
- 238000005457 optimization Methods 0.000 description 9
- 238000001878 scanning electron micrograph Methods 0.000 description 9
- 239000004065 semiconductor Substances 0.000 description 7
- 238000001514 detection method Methods 0.000 description 4
- 230000006870 function Effects 0.000 description 4
- 238000012986 modification Methods 0.000 description 4
- 230000004048 modification Effects 0.000 description 4
- 230000008878 coupling Effects 0.000 description 3
- 238000010168 coupling process Methods 0.000 description 3
- 238000005859 coupling reaction Methods 0.000 description 3
- 230000002950 deficient Effects 0.000 description 3
- 239000002245 particle Substances 0.000 description 3
- 230000008901 benefit Effects 0.000 description 2
- 230000001413 cellular effect Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 238000004590 computer program Methods 0.000 description 2
- 238000012938 design process Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000003384 imaging method Methods 0.000 description 2
- 238000005259 measurement Methods 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 230000000007 visual effect Effects 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 238000010801 machine learning Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000009877 rendering Methods 0.000 description 1
- 238000012552 review Methods 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T7/00—Image analysis
- G06T7/0002—Inspection of images, e.g. flaw detection
- G06T7/0004—Industrial image inspection
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T2207/00—Indexing scheme for image analysis or image enhancement
- G06T2207/10—Image acquisition modality
- G06T2207/10056—Microscopic image
- G06T2207/10061—Microscopic image from scanning electron microscope
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T2207/00—Indexing scheme for image analysis or image enhancement
- G06T2207/30—Subject of image; Context of image processing
- G06T2207/30108—Industrial image inspection
- G06T2207/30148—Semiconductor; IC; Wafer
Abstract
提供了用于检查集成电路的方法和系统,包括:生成每个都包括至少一个潜在缺陷的关注区域;基于第一组空间关系来组织所生成的所述关注区域,以提供相邻关注区域的列表,其中所述相邻关注区域中的每个都是所述列表内的条目;和生成所述列表的配置方案文件,其中所述相邻关注区域中的每个都使用高分辨率检查系统被顺序地检查。该系统包括存储器,该存储器包括指令,所述指令能够由处理器执行以:生成每个都包括至少一个潜在缺陷的关注区域;基于第一组空间关系来组织所生成的所述关注区域,以提供相邻关注区域的列表,所述相邻关注区域中的每个都是所述列表内的条目;和生成所述列表的配置方案文件,其中所述相邻关注区域中的每个都使用高分辨率检查系统被顺序地检查。
Description
技术领域
本发明总体涉及检查在晶片上制作的集成电路,并且更具体地涉及生成用于检查集成电路的关注区域。
背景技术
微芯片器件的制造是在诸如晶片的衬底上执行的多步骤工艺。通常在晶片上制造多个集成电路(IC)。每个IC被称为“DIE”或管芯。“DIE”检查是制造过程的一个步骤。检查系统可以检测在制造过程期间发生的缺陷。光学晶片检查系统通常已用于晶片和/或“DIE”检查。
发明内容
本文披露了用于生成用于检查集成电路的关注区域的方法和系统的方面、特征、元件和实施方式。
在第一方面中,提供了一种用于检查集成电路的方法,所述方法包括:生成每个都包括至少一个潜在缺陷的关注区域;基于第一组空间关系来组织所生成的所述关注区域,以提供相邻关注区域的列表,其中所述相邻关注区域中的每个都是所述列表内的条目;和生成所述列表的配置方案文件,其中所述相邻关注区域中的每个都使用高分辨率检查系统被顺序地检查。
可选地,生成每个都包括至少一个潜在缺陷的关注区域的步骤包括:生成潜在缺陷;确定所述潜在缺陷之间的第二组空间关系;和使用所述第二组空间关系在帧内对所述潜在缺陷进行分组,其中所述帧中的每个都对应于所生成的所述关注区域中的一个关注区域。
可选地,基于第一组空间关系组织来关注区域以提供相邻关注区域的列表的步骤包括:确定所生成的所述关注区域之间的第一组空间关系;使用所述第一组空间关系在视场内对所生成的所述关注区域进行分组,其中每个视场都包括所生成的所述关注区域中的至少一个关注区域;和对所述视场进行排序以提供相邻关注区域的列表。
可选地,使用所述第二组空间关系在帧内对所述潜在缺陷进行分组的步骤包括:使用所述第二组空间关系来确定使得所述帧的总面积最小化的所述帧的尺寸。
可选地,使用所述第一组空间关系在视场内对所生成的所述关注区域进行分组包括:使用第一组空间关系来确定包括所生成的所述关注区域的视场的最小数量。
可选地,在每个视场内所生成的所述关注区域被连续地写入到所述配置方案文件中。
可选地,所述方法还包括:确定所述视场之间的第三组空间关系;和使用所述第三组空间关系确定所述视场之间的路径,其中所述路径最小化所述高分辨率检查系统的台移动。
可选地,确定所述视场之间的路径的步骤包括:在每对视场之间分配相应的权重;和基于所述相应的权重来确定所述视场之间的最短距离。
在第二方面中,提供了一种用于检查集成电路的系统,所述系统包括:处理器、和联接到所述处理器的存储器。存储器包括指令,所述指令可由所述处理器执行以:生成每个都包括至少一个潜在缺陷的关注区域;基于第一组空间关系来组织所生成的所述关注区域,以提供相邻关注区域的列表,其中所述相邻关注区域中的每个都是所述列表内的条目;和生成所述列表的配置方案文件,其中所述相邻关注区域中的每个都使用高分辨率检查系统被顺序地检查。
可选地,生成每个都包括至少一个潜在缺陷的关注区域的步骤包括:生成潜在缺陷;确定所述潜在缺陷之间的第二组空间关系;和使用所述第二组空间关系在帧内对所述潜在缺陷进行分组,其中所述帧中的每个都对应于所生成的所述关注区域中的一个关注区域。
可选地,基于第一组空间关系组织关注区域以提供相邻关注区域的列表的步骤包括:确定所生成的所述关注区域之间的第一组空间关系;使用所述第一组空间关系在视场内对所生成的所述关注区域进行分组,其中每个视场都包括所生成的所述关注区域中的至少一个关注区域;和对所述视场进行排序以提供相邻关注区域的列表。
可选地,使用所述第二组空间关系在帧内对上述潜在缺陷分组的步骤包括:使用所述第二组空间关系来确定使得所述帧的总面积最小化的所述帧的尺寸。
可选地,使用所述第一组空间关系在视场内对生成的所述关注区域进行分组包括:使用第一组空间关系来确定包括所生成的所述关注区域的视场的最小数量。
可选地,在每个视场内的所生成的所述关注区域中的至少一个关注区域被连续地写入到所述配置方案文件中。
在第三方面中,提供了一种用于检查集成电路的非暂时性计算机可读存储介质,所述非暂时性计算机可读存储介质包括可执行指令,所述可执行指令当由所述处理器执行时促成下述操作的执行,所述操作包括:生成每个都包括至少一个潜在缺陷的关注区域;基于第一组空间关系来组织所生成的所述关注区域,以提供相邻关注区域的列表,其中所述相邻关注区域中的每个都是所述列表内的条目;和生成所述列表的配置方案文件,其中所述相邻关注区域中的每个都使用高分辨率检查系统被顺序地检查。
可选地,用于生成每个都包括至少一个潜在缺陷的关注区域的所述操作包括:生成潜在缺陷;确定所述潜在缺陷之间的第二组空间关系;和使用所述第二组空间关系在帧内对所述潜在缺陷进行分组,其中所述帧中的每个都对应于所生成的所述关注区域中的一个关注区域。
可选地,用于使用所述第二组空间关系在帧内对所述潜在缺陷进行分组的所述操作包括:使用所述第二组空间关系来确定使得所述帧的总面积最小化的所述帧的尺寸。
可选地,用于基于第一组空间关系组织关注区域以提供相邻关注区域的列表的操作包括:确定所生成的所述关注区域之间的第一组空间关系;使用所述第一组空间关系在视场内对所生成的所述关注区域进行分组,其中每个视场都包括所生成的所述关注区域中的至少一个关注区域;和对所述视场进行排序以提供相邻关注区域的列表。
可选地,用于使用所述第一组空间关系在视场内对所生成的关注区域进行分组的操作包括:使用第一组空间关系来确定包括所生成的关注区域的视场的最小数量。
可选地,在每个视场内的所生成的所述关注区域中的至少一个关注区域被连续地写入所述配置方案文件中。
本公开的这些和其它方面在以下详细描述、所附权利要求书和附图中公开。
附图说明
当结合附图阅读时,从以下详细描述中可以最佳地理解本公开。
图1是根据本公开的实施方式的用于生成和优化关注区域的示例性系统的框图。
图2是根据本公开的实施方式的用于缺陷检查的操作的示例。
图3是根据本公开的实施方式的用于生成关注区域的技术的示例。
图4A-4B是根据本公开的实施方式的用于确定关注区域和关注区域尺寸的技术的示例。
图5A-5B是根据本公开的实施方式的用于布置关注区域和视场的技术的示例。
图6A-6B是根据本公开的实施方式的用于确定视场之间的路径的技术的示例。
图7是根据本公开的实施方式的用于确定视场之间的最短路径的技术的示例。
图8是根据本公开的实施方式的用于优化所生成的关注区域以加速受引导的带电粒子束检查的技术的示例。
图9是根据本公开的实施方式的用于最小化高分辨率检查系统的台移动的技术的示例。
图10是根据本发明的实施方案的用于检查集成电路的方法。
具体实施方式
微芯片器件的制造不断地努力使更小尺寸的元件在目标晶片上实现更高密度的集成电路(IC)设计。晶片,也称为衬底,是用于制作集成电路的半导体材料的薄片。例如,在微芯片半导体制作中,对于逻辑电路和阵列(例如,鳍式场效应管(finFET)、动态随机存取存储器(DRAM)、3D NAND等)的特征,现在存在对10纳米(nm)分辨率和超过10纳米的分辨率的需求。制造集成电路(IC)的过程涉及几个阶段,包括设计阶段、制造阶段和检查阶段。在检查阶段期间,检查在制造阶段期间制造的IC的潜在缺陷。检查的结果能够用于改良或调整设计阶段、制造阶段、和检查阶段及其任意组合。
检测这种器件中的缺陷和/或小尺寸的缺陷在半导体制造设施中是一个挑战。常规的高处理量检查系统(例如光学检查系统)缺乏例如在制造的器件中发现缺陷(例如物理缺陷)的分辨率。如此,光学检查系统不适于检测尺寸低于其光学分辨率的缺陷。另一方面,高分辨率检查系统,诸如电子束(e-beam或EBeam)系统,能够检测这样的缺陷。然而,电子束系统具有低处理量。如此,用于集成电路的生产线(或在线)缺陷检查的电子束系统的适用性和适当性/适合性已受到限制。例如,可能需要一周或更长时间来使用电子束系统完全扫描单个集成电路或“DIE”。如此,电子束系统通常已经用于IC设计过程中或离线检查和复查过程中,而不用于在线生产系统中。
利用电子束系统来检查晶片的区域通常包括束偏转操作或台移动操作。在本公开中,“晶片”可以指晶片、掩模版或任何待检查的样品。台移动操作是花费不可忽略的时间量的机械操作。台移动操作例如沿着电子束系统下的蛇形路径移动所述晶片。每次台移动将晶片的区域放置(例如,用于扫描)在电子束系统的视场中。电子束系统可以在不需要另一个台移动的情况下扫描的晶片的尺寸被称为电子束系统的视场(FOV)。为了扫描FOV中的子区域,电子束系统可以沿着X或Y轴执行束偏转操作,以便将电子束系统的束聚焦在子区域上。在某些极端情况下,电子束系统在台移动中可以比在执行扫描和成像中花费更多的时间。因此,希望使电子束系统的台移动操作的数量最小化。
另外,希望将束偏转和台移动控制在以纳米为单位测量的预定容差内。由于台移动是一种机械运动,因此难以将台移动控制在低容差水平。台移动也会对高分辨率检查或电子束系统的电子束柱造成干扰,从而影响其精度。由于这个额外的原因,希望使高分辨率检查系统的台移动操作的数量最小化。
待由电子束系统检查的晶片或“DIE”的区域通常在配置方案文件中被指定。配置方案文件可以包括多个关注区域,并且每个关注区域是受检查的晶片的被怀疑包含至少一个缺陷的区域。关注区域可以使用所预测的热点或潜在缺陷来生成。配置方案文件包含特别是关注区域的坐标等。在检查过程期间,电子束系统通常以配置方案文件中所指定的顺序从一个关注区域移动到下一个关注区域。如果下一个待检查的关注区域在电子束系统的视场(FOV)内,则执行束偏转操作以便扫描下一个扫描区域。如果下一个关注区域不在FOV内,则执行台移动操作,这降低了效率和精度。
为了使台移动操作最小化,理想的是:将潜在缺陷组织成最佳数量的关注区域,以将所优化的关注区域组织成最佳数量的视场(FOV),并优化FOV之间的检查路径。FOV之间的路径确定了FOV的检查顺序,并且即使在不能完全避免时也可以使台移动的量最小。
本公开提供了用于在集成电路的检查期间生成关注区域的新方法和系统。本公开准备了生成包括潜在缺陷的关注区域,然后基于关注区域之间的空间关系来组织所生成的关注区域。然后将组织的关注区域写入配置方案文件,该配置方案文件在检查期间被高分辨率检查系统使用。更具体地,列出需要检查的潜在缺陷,并且分析潜在缺陷的列表之间的空间关系(和相关联的标记),以优化关注区域的尺寸和位置,并且输出关注区域的列表。分析关注区域的列表之间的空间关系(和相关联的标记)以优化覆盖所有关注区域的多个视场(FOV)并且输出FOV的列表。分析FOV的列表之间的空间关系(和相关联的标记)以优化FOV的顺序并将该顺序写入配置方案文件。
本公开的实施方式提供了对半导体制造过程和计算机系统的技术改进,所述计算机系统例如是涉及对所制造或制作的半导体集成电路(IC)进行检查的那些计算机系统。例如,本公开通过使用潜在缺陷、关注区域和FOV之间的空间关系来优化在检查期间所使用的配置方案文件,从而最小化在IC的检查中所使用的高分辨率检查系统(例如,电子束系统)的台移动。因而,本发明的实施方式可在检查集成电路的缺陷的方式中引入新的且有效的改进。
虽然已经结合某些实施例和实施方式描述了本公开,但是应当理解,本公开不限于所披露的实施例,而是相反,本公开旨在覆盖包括在所附权利要求的范围内的各种修改和等同布置,该范围将被给予最宽泛的解释,以便包含法律所允许的所有这样的修改和等同结构。
为了更详细地描述一些实施方式,参考以下附图。
图1是根据本公开的实施方式的用于生成和优化关注区域的系统100的框图。系统100可以用于关注区域生成以用于根据本公开的实施方式的带电粒子束检查。系统100可以包括诸如计算装置这样的设备,其可以由一个或更多个计算机的任何配置来实现,所述计算机诸如微型计算机、大型计算机、超级计算机、通用计算机、专用/专属计算机、集成计算机、数据库计算机、远程服务器计算机、个人计算机、或由计算服务提供商(例如,网站主机)或云服务提供商提供的计算服务。在一些实施方式中,计算装置可以实施为处于不同地理位置处的多组计算机的形式,并且可以或不能诸如通过网络彼此通信。尽管某些操作可以由多个计算机共享,但是在一些实施方式中,不同的计算机被分配不同的操作。
系统100可以具有硬件的内部配置,包括第一处理单元102A、第二处理单元102B和存储器104。第一处理单元102A可以包括能够操纵或处理当前存在的或以后开发的信息的至少一个处理单元,诸如中央处理单元(CPU)或任何其他类型的装置,或多个装置。第二处理单元102B可包括至少一个图形处理单元(GPU)。尽管本文的示例可以利用所示的单个处理单元来实践,但是使用多于一个处理单元可以实现速度和效率方面的优点。例如,第一处理单元102A和第二处理单元102B可以跨越多个机器或装置(每个机器或装置具有一个或更多个处理单元)上而分布,这些机器或装置可以直接联接或通过局域网或其它网络联接。存储器104可以是随机存取存储器器件(RAM)、只读存储器器件(ROM)、光盘、磁盘或任何其它合适类型的储存装置。在一些实施方式中,存储器104可以跨越多个机器或装置上而分布,诸如基于网络的存储器或执行操作的多个机器中的存储器,为了便于解释,本文中可以将这些操作描述为使用单个计算机或计算装置来执行。在一些实施方案中,存储器104可存储可由第一处理单元102A和第二处理单元102B使用总线112访问/存取的代码和数据。例如,存储器104可以包括可以由第一处理单元102A和第二处理单元102B使用总线112访问的数据118。
存储器104还可以包括操作系统122和所安装的应用120,应用120包括允许第一处理单元102A和第二处理单元102B实施指令以生成用于执行如本文所描述的生成和优化与使用电子束来检查集成电路有关的关注区域的功能的控制信号的程序。系统100还可以包括辅助的、额外的储存装置106,例如,存储卡、闪存驱动器、外部硬盘驱动器、光盘驱动器或任何其它形式的计算机可读介质。在一些实施方式中,应用120可以整体或部分地储存在储存装置106中,并且根据处理的需要被加载到存储器104中。
系统100可以包括一个或更多个输出装置,诸如输出108。输出108可以用各种方式实现,例如,它可以是可联接到系统100并被配置成显示视频数据的渲染的显示器。输出108可以是向用户传输视觉、听觉、或触觉信号的任何装置,诸如显示器、触敏装置(例如,触摸屏)、扬声器、耳机、发光二极管(LED)指示器、或振动马达。如果输出108是显示器,例如,它可以是液晶显示器(LCD)、阴极射线管(CRT)、或能够向个人提供可见输出的任何其它输出装置。在一些情况下,输出装置还可以用作输入装置——例如被配置用以接收基于触摸的输入的触摸屏显示器。
输出装置108可以替代地或附加地由用于发送信号和/或数据的通信装置形成。例如,输出装置108可以包括用于将信号或数据从系统100发送到另一装置的有线装置。对于另一示例,输出108可以包括使用与无线接收机兼容的协议来将信号从系统100发射到另一装置的无线发射机,。
系统100可以包括一个或更多个输入设备,诸如输入装置110。输入装置110可以用各种方式实现,诸如键盘、数字键盘、鼠标、麦克风、触敏装置(例如,触摸屏)、传感器或手势敏感输入装置。任何其它类型的输入装置,包括不需要用户干预的输入装置,都是可能的。例如,输入装置110可以是通信装置,诸如根据用于接收信号的任何无线协议操作的无线接收机。输入装置110可以例如沿着总线112向系统100输出指示所述输入的信号或数据。
可选地,系统100可以使用诸如通信装置114的通信装置经由诸如网络116的网络与另一装置通信。网络116可以是任何组合的任何适当类型的一个或更多个通信网络,包括但不限于使用蓝牙通信、红外通信、近场连接(NFC)、无线网络、有线网络、局域网(LAN)、广域网(WAN)、虚拟专用网络(VPN)、蜂窝数据网络和因特网的网络。通信装置114可以用各种方式实现,诸如应答器/收发器装置、调制解调器、路由器、网关、电路、芯片、有线网络适配器、无线网络适配器、蓝牙适配器、红外适配器、NFC适配器、蜂窝网络芯片、或使用总线112联接到系统100以提供与网络116的通信功能的任何组合的任何合适类型的装置。
系统100可以与晶片或掩模版检查装备相通信。例如,系统100可以联接到一个或更多个晶片或掩模版检查装备,例如电子束系统或光学系统,其被配置成生成晶片或掩模版检查结果。
系统100(以及储存在其上和/或由其执行的算法、方法、指令等)可以用硬件来实现,包括例如知识产权(IP)核、专用集成电路(ASIC)、可编程逻辑阵列、光学处理器、可编程逻辑控制器、微代码、固件、微控制器、服务器、微处理器、数字信号处理器或任何其它合适的电路。在权利要求中,术语“处理器”应当被理解为包括任何前述的单独或组合。术语“信号”和“数据”可互换使用。此外,系统100的部分不必以相同的方式实现。
在一些实施方式中,系统100可以使用具有计算机程序的通用计算机/处理器来实现,当执行该计算机程序时,执行本文中所描述的相应方法、算法和/或指令中的任何一个。另外,或者可替代地,例如,可以利用专用计算机/处理器,其可以包含用于执行本文描述的任何方法、算法或指令的专用硬件。
图2是根据本公开的实施方式的用于缺陷检查的操作200的示例。操作200示出了集成电路202(例如“DIE”)的制造过程和/或设计过程。在操作200期间分析所述集成电路202以确定热点206(即,图2的集成电路202上的黑色圆圈)。热点涉及设计图形,当在不合意或不期望的制造工艺制程条件(即,工艺制程条件变化或工艺制程可变性)下制造时,该设计图形可引起“DIE”不能操作或导致“DIE”内的实际缺陷,该缺陷影响“DIE”的整体性能。不合意或不期望的制造工艺制程条件是偏离理想工艺制程条件的制造条件。在理想的工艺制程条件下所制造的IC表现出最小的缺陷或没有缺陷。
在操作200中,由包括但不限于电子束(e-beam)系统的高分辨率系统来扫描由检查过程检查的晶片204,以获得或提供工艺制程条件变化图。通过扫描所述晶片204的某些预先设计的或预先选择的图形,并且通过经由一组计算机指令对高分辨率图像进行分析,来获得工艺制程条件变化图。预先设计的或预先选择的图形是被怀疑对工艺制程条件变化敏感的IC设计图形。换言之,当制造过程经历偏离理想条件的变化时,晶片上的预先设计的或预先选择的图形的形状可以显著改变。可以基于关于区域对工艺制程条件变化敏感的先验知识(来自操作者的信息、存储在数据库中的信息、或使用机器学习技术提取的信息)来选择预先设计的或预先选择的图形。也可以基于被制造和检查的集成电路的芯片设计来选择预先设计的或预先选择的图形。然后,将利用电子束系统所获得的来自这些预先设计的或预先选择的图形的量测或测量结果转换为处理条件参数。工艺制程条件参数可用于产生一个或更多个工艺制程条件变化图。工艺制程条件变化图指示晶片的不同部分如何受工艺制程条件变化(例如,聚焦或剂量的变化)的影响。工艺制程条件的变化会导致所制造的“DIE”中的缺陷。
在操作200中,工艺制程条件变化图揭示了晶片204的区域208表现出显著的工艺制程条件变化。在另一实施方式中,区域208表示已经由操作200确定的工艺制程条件变化图(而不仅仅是工艺制程条件变化图的子集)。如此,操作200的检查过程仅检查晶片204的某些“DIE”(例如“DIE”210)的缺陷,这比检查晶片204的整个区域的检查过程更有效且耗时更少。待检查缺陷的“DIE”是包括在区域208中或与区域208重叠的那些“DIE”。在另一实施方式中,被检查的“DIE”包括位于区域208的预定区域或距离内的“DIE”,即使它们不与区域208重叠或不被包围在区域208内。
在进一步检查时,可以将这些“DIE”的热点确定为真实的实际缺陷。通过检查(例如,由电子束系统进行的额外扫描)来确定“DIE”210的任何热点是否是真实缺陷。在区域208之外或不与区域208重叠的“DIE”的所述热点预期不会导致实际缺陷,且因此不必检查。如下所描述,检查热点意味着检查包含所述热点的关注区域。在一个实施方式中,仅检查与区域208重叠的关注区域。即,并非检查被包括在区域208中或与区域208重叠的“DIE”的所有关注区域,而是仅检查那些“DIE”的区域208内的关注区域。虽然区域208被图示地示出为连续区域,但情况不必如此。区域208的形状不限于此,并且例如可以包括由间隙或空间分开的各种形状。
在一个实施方式中,基于包括但不限于设计特征和集成电路的用途或使用等各种因素,为所述热点分配严重性级别。被确定为具有高严重性等级且因而被认为比具有较低严重性等级的热点(例如,因为热点接近集成电路的关键区域而具有高严重性等级的热点)更重要的热点也被扫描,即使它们不落在区域208内或与区域208重叠。换言之,如果落在工艺制程条件变化图之外的“DIE”包括已经被确定为具有高严重性(例如,大于预定阈值严重性值的严重性级别)或重要性级别的热点,则还可以针对实际缺陷对它们进行扫描。
如操作200所图示,根据本公开的检查方法和系统以及操作200显著地减少了待由高分辨率检查或电子束系统检查的晶片区域和“DIE”。因此,用以检查所制造的晶片和相关联的集成电路或“DIE”所需的时间和成本减少,并且低处理量、高分辨率的电子束扫描机器或装置可以用于半导体制造过程的在线检查。
图3是根据本公开的实施方式的用于生成关注区域的技术300的示例。技术300包括晶片302,晶片302可以包括多个集成电路或“DIE”。一种这样的“DIE”是“DIE”304。虽然在图3的晶片302中描绘了73个“DIE”,但是晶片302可以包括任何数量的“DIE”,这取决于晶片尺寸和“DIE”的设计。电子束系统的视场(FOV)可以小于“DIE”的尺寸。因此,为了检查”DIE”或所述”DIE”中的区域,“DIE”可以被分成多个FOV,诸如FOV 306、307。虽然在图3的“DIE”304中描绘了36个FOV,但是“DIE”304可以包括任意数量的FOV,这取决于电子束系统的能力和检查分辨率。一旦完成对FOV 306内的关注区域(诸如,关注区域308)的检查,则在电子束系统可以扫描FOV 307内的区域之前,需要一种实现将电子束系统从FOV 306切换到FOV307的台移动操作。
包括FOV 306、307的FOV可以进一步被分成多个区域。包含潜在缺陷的区域在本文被称为关注区域。FOV 306的关注区域被描绘为阴影区域,并且包括关注区域308、309。虽然在图3的FOV 306中描绘了12个区域,但是FOV可以包括任意数量的区域,这取决于电子束系统的配置。在检查关注区域308(以及FOV 306的每个关注区域)之后,在开始检查下一个关注区域(诸如,关注区域309)之前执行束偏转操作。关注区域可以包括多个潜在缺陷。在图3中,关注区域308包括潜在缺陷310。虽然在FOV 306内的关注区域308中描绘了包括潜在缺陷310的5个潜在缺陷(描绘为黑色圆圈),但是关注区域可以包括任何数量的潜在缺陷,这取决于关注区域的特性。
图4A-4B是根据本公开的实施方式的用于确定关注区域和关注区域尺寸的技术400的示例。图4A和4B两者包括区域402,所述区域402表示晶片(诸如图3的晶片302)的区域,或者表示“DIE”(诸如图3的“DIE”304)的区域,其中区域402包括潜在缺陷(由黑色圆圈描绘)。相同的潜在缺陷在图4A和4B中被图示为黑点。
图4A示出了区域402的一个关注区域(关注区域404)和至少一个额外的区域408。至少一个额外的区域408是区域402的空白区域,并且在关注区域404内是无缺陷区域(不存在黑点)。关注区域404包括区域402的所有潜在缺陷。电子束系统可以基于根据关注区域404而生成的配置方案文件来扫描关注区域404以提供缺陷检测。例如,如果被指示以3纳米(nm)的分辨率进行扫描,则电子束系统扫描所述关注区域404,从而获取具有所请求的像素尺寸的图像,直到覆盖整个关注区域。如从图4A中可以理解的,关注区域404可能会导致不包括缺陷的电子束系统扫描和成像区域(例如,至少一个额外的区域408)。如此,关注区域404不是最佳尺寸的帧,这是因为关注区域404导致电子束系统不必要地对关注区域404的无缺陷部分进行成像。术语“帧”和“关注区域”在本文中可互换使用。帧大小可以指关注区域的大小。
相比较地,图4B示出了将潜在缺陷(黑点)优化分组为具有减小和优化尺寸(与帧404的较大关注区域尺寸相比)的多个关注区域,即,关注区域406A、406B、406C。如图4B所示,基于三个关注区域406A-406C将待由电子束系统覆盖的总面积(即,作为正在被扫描/检查的区域的总扫描面积)实质上小于基于关注区域404待由电子束系统覆盖的总面积。如此,与关注区域404相比,电子束系统扫描关注区域406A-406C需要更少的时间。
在图4B中,关注区域406A-406C被描绘为具有相同的宽度和高度尺寸(即,帧大小)。例如,当在执行检查之前将电子束系统预先配置为具有特定帧大小时,可能需要这种配置。在另一实施方式中,电子束系统不受如此约束,因而可以对具有变动的帧大小的关注区域执行检查。在该实施方式中,每个帧大小可以被单独地确定为包括一组潜在缺陷的最小帧大小,同时最小化空白或无缺陷区域(诸如至少一个额外的区域408)的数量。
帧大小由电子束系统的像素尺寸和扫描方向(即,x和y方向)上的像素数量确定。可以根据指定的分辨率以指定的像素尺寸来执行检查。例如,沿扫描方向的像素数量可以是128个、256个、512个、1024个像素。其它数量的像素也是可能的。为了确定最佳帧大小,可以测试这些帧大小的一些、全部或组合,以确定覆盖潜在缺陷并最小化不包括潜在缺陷的区域的一个或更多个帧大小。
图5A-5B是根据本公开的实施方式的用于布置关注区域和视场的技术500的示例。在第一实施方式中,图5A-5B的黑点表示与图4A-4B的黑点类似的潜在缺陷。在第一实施方式中,图5B的技术500图示了关注区域或帧的位置的优化。在图5A中,关注区域504A、504B、504C、504D、504E中的每一个的位置未被优化。在图5B中,关注区域506A、506B、506C中的每一个的位置被优化,这是因为关注区域充分地覆盖所有潜在缺陷,同时仅利用三个关注区域;而在图5A中利用五个关注区域是较低效的,因为在检查过程期间需要额外的束偏转并扫描较大的区域。在生成用于电子束检查的关注区域时,可以优化关注区域的尺寸和关注区域的位置。图4A-4B示出了确定关注区域的尺寸的示例,图5示出了优化关注区域的位置以最小化待由电子束系统扫描的区域的示例。
在第二实施方式中,与图4A-4B中的每个黑点表示潜在缺陷不同,图5A-5B的黑点表示关注区域或帧。在第二实施方式中,图5B的技术500图示了视场(FOV)的位置的优化。在图5A中,FOV 504A、504B、504C、504D、504E中的每一个的位置没有被优化。在图5B中,FOV506A、506B、506C中的每一个的位置被优化,这是因为FOV充分覆盖了所有关注区域,同时仅利用了三个FOV;而在图5A中利用了五个FOV,这是较低效的,因为在检查过程期间需要额外的台移动。
例如,关注区域508可以表示图4的帧406A、406B、406C中的任一个。如图5A所图示,将关注区域定位到视场(FOV)504A-504E中导致至少五(5)个台移动操作(例如,将FOV 504A移动到电子束系统的视场中的初始台移动操作,随后是从FOV 504A移动到FOV 504B的第二台移动操作,随后是从FOV 504B移动到FOV 504C的第三台移动,随后是从FOV 504C移动到FOV 504D的第四台移动,随后是从FOV 504D移动到FOV 504E的第五台移动)。
比较而言,如图5B所图示,将关注区域定位到FOV 506A-506C中导致仅三(3)个台移动操作(例如,将FOV 506A移动到电子束系统的视场中的初始台移动操作,随后是从FOV506A移动到FOV 506B的第二台移动,随后是从FOV 506B移动到FOV 506C的第三台移动)。通过减少台移动操作的数量,技术500提供了集成电路的被优化的且更有效的检查。
图6A-6B是根据本公开的实施方式的用于确定视场之间的路径的技术600的示例。图6A和6B两者包括描绘类似视场(FOV)604A、604B、604C的区域602。在图6A中,经由如箭头1A和1B所表示的第一扫描顺序,首先扫描FOV 604A,接着是FOV 604C的扫描,接着是FOV604B的扫描。经由第一扫描顺序而形成的路径作为在检查过程期间高分辨率检查系统必须进行的台移动操作所需的总路径。
比较而言,在图6B中,经由如箭头2A和2B所表示的第二扫描顺序,再次扫描FOV604A第一次,但是这之后是FOV 604B的扫描,之后是FOV 604C的扫描。经由第二扫描顺序而形成的路径作为在检查过程期间高分辨率检查系统必须进行的台移动操作所需的总路径(类似于图6A)。图6B的路径描绘了更优化的路径,这是因为图6B的路径比图6A的路径更短。因此,提供FOV 604A的扫描、随后FOV 604B的扫描、随后FOV 604C的扫描的第二扫描顺序比第一扫描顺序更优选。通过优化路径距离,可减少耗时的台移动操作的数量,由此导致更加有效的检查过程。
在一种实施方式中,例如,可以通过找到视场之间的最短路径或最短距离来确定视场之间的路径(诸如,图6A的路径和图6B的路径)。可以使用解决旅行销售员问题的算法的任何变型来执行寻找最短路径。可以应用任意数量的试探或启发(heuristics),包括但不限于最近邻试探、贪婪试探、插入试探/或任何其它试探。例如,对于待被检查的下一个FOV,可以使用最近邻试探法,其导致最近FOV尚未被检查的情况下,被检查的当前FOV的最近邻FOV被检查。在一种实施方式中,操作者(例如,用户)可以指定关于FOV检查过程的规则(例如,经由配置或通过编程)。例如,操作者可以指定指示哪个FOV首先将要被检查、哪个FOV将要在另一个FOV之前被检查、FOV应当被检查的特定顺序等等的规则。图6A-6B描绘了FOV的左上角作为FOV的代表点。然而,可以使用FOV的其它区域中的其它代表点(例如,右上角、左下角、右下角)。
图7是根据本公开的实施方式的用于确定视场之间的最短路径的技术700的示例。图7示出了五个FOV,FOV 702-710(用数字1、2、3、4、5表示),作为FOV 702-710的完全连接的无向图。在每两个FOV(或每对FOV)之间创建连接。例如,FOV 702连接到FOV 704、706、708和710中的每一个。每个连接被分配一个度量。图7包括度量l12、l13、l14、l15、l23、l24、l25、l34、l35、l45。例如,FOV 702和FOV 708之间的连接被分配度量l14。该度量可以是例如两个FOV(例如FOV 702和708)中的对应点之间的空间(即欧几里德)距离。该空间距离可以是从与正在被检查的集成电路或“DIE”相关联的设计GDS文件推导出的距离。
在另一个示例中,在扫描一个FOV中的关注区域并且基于该扫描来储存所有SEM图像之后,优选的是在其它FOV之前检查特定FOV,同时计算机存储器保持来自该一个FOV的至少一些SEM图像(例如,在所述一个FOV的SEM图像从计算机存储器被释放以使得可以储存来自未来扫描的SEM图像之前)。在这种情况下,度量可以是不同于空间距离的度量,或者是除了空间距离之外的额外的度量。FOV之间的相似性可以用来确定该度量。
在缺陷检测的实施方式中,包括相同或相似图形的SEM图像被一起考虑(即,分析)(即,在相同的缺陷检测操作期间)。如此,为了缺陷检测的最佳性能,这些SEM图像诸如通过将所述SEM图像储存在存储器(诸如,图1的存储器104)中而需要被容易地访问。由于存储器具有有限的容量并且可以储存有限数量的SEM图像,所以期望当第二FOV包含与第一FOV相同或相似的图形时,在扫描第一FOV之后立即扫描第二FOV。否则,扫描第一FOV和第二FOV之间的第三FOV可能会导致当扫描第二FOV时从存储器除去第一FOV的SEM图像。如此,如上文参考图7所描述,可以为两个FOV之间的每个连接分配指示该连接的这两个FOV之间的相似性的度量。该度量的值可以与相似度成反比。当两个FOV非常相似时,则可以将该度量设置为较小的值。在一种实现方式中,可以诸如经由乘法来组合相似度和空间距离,以设置两个FOV之间的连接上的度量。在另一实施方式中,可以使用其它度量来确定该度量。
通过技术700,运用用于解决旅行销售人员问题的算法,可以确定FOV 702-710中的每一个之间的最短路径。可以应用任意数量的试探,包括但不限于最近邻试探、贪婪试探、插入试探、或任何其它试探。
图8是根据本公开的实施方式的用于优化所生成的关注区域以加速受引导的带电粒子束检查的技术800的示例。技术800使高分辨率检查系统(例如,电子束系统)的台移动(或台移动操作)最小化。技术800可以被实施为例如可以由诸如图1的系统100的计算装置执行的软件程序。该软件程序可以包括机器可读指令,所述机器可读指令可以被储存在诸如储存装置106或存储器104的存储器中,并且可以由诸如第一处理单元102A或第二处理单元102B的处理器执行,以使得系统100执行技术800。
在操作802处,接收潜在缺陷的列表。“接收”表示潜在缺陷的列表变得对于技术800可访问或可用,从而使得技术800可以执行其步骤中的至少一些的任何方式。在一种实施方式中,技术800可以包括生成或有助于生成潜在缺陷的列表的步骤。潜在缺陷的列表可以基于例如在制造或检查中的诸如制造过程或电路设计的过程工程师、设计工程师等的先验知识、在变动的工艺制程条件下的制造过程的仿真、或其任意组合来生成。潜在缺陷的列表可以基于另外的或其它方式生成。例如,可以在配置方案文件中接收潜在缺陷的列表。也就是说,技术800可以经由操作802来接收指示出所述潜在缺陷的关注区域的列表。在该示例中,考虑到关注区域是帧,则技术800可以绕过以下所描述的操作804。
所接收的潜在缺陷的列表可能没有以优化的方式被组织(例如,被排序)。“以优化的方式被组织”是指电子束系统可以基于尽可能少的(或最小数量的)关注区域和/或FOV、或其组合来扫描潜在缺陷的列表,从而最小化所述电子束系统的台移动(或台移动操作)。“尽可能少”不一定意味着“尽可能最少”;而是“尽可能少”可以例如取决于可用资源(诸如,计算资源和时间)。
在操作804处,确定覆盖所述潜在缺陷的帧。每个帧都包括一个或更多个潜在缺陷,并且每个帧都与关注区域相同。每个潜在缺陷被包括在仅一个帧中。确定覆盖所述潜在缺陷的帧可以基于对潜在缺陷之间的空间关系进行分析。在一些实施方式中,确定所述帧还可以包括对帧的尺寸进行优化。最佳帧大小可以是使包括所有潜在缺陷的“DIE”或晶片的总面积最小化的帧大小。在一种实施方式中,通过确定帧大小并将该帧大小乘以用来覆盖由操作802所接收的所有潜在缺陷所必需的帧的数目,来计算“DIE”或晶片的总面积。可以使用任何已知的技术(例如,聚类技术)来确定帧。所述聚类技术可以利用潜在缺陷之间的空间关系。将潜在缺陷聚集到尽可能少的簇中,使得每个簇可以被关注区域覆盖。然后,可以基于所确定的帧来布置潜在缺陷的列表。上面描述的图4A-4B进一步示出了根据步骤804确定帧和帧大小。在一种实施方式中,对每个扫描方向上的不同数量的像素(例如,128个、256个、512个和1024个)进行评估,以便确定像素的数量的哪种组合导致覆盖所述潜在缺陷并使被扫描的无缺陷区域最小化。
在操作806处,确定了覆盖所述帧(即,关注区域)的视场(FOV)。分析所确定的帧之间的空间关系以确定FOV。基于帧之间的空间关系对帧进行分组,使得可以被覆盖于相同FOV中的帧被包括在一个组中。将关注区域分组为FOV可以使用任何已知技术(诸如,聚类技术)来确定。关注区域被聚类成尽可能少的簇,使得每个簇都可以被FOV覆盖。每一组的帧或关注区域可以被顺序地分组。扫描单个组的帧或关注区域涉及电子束偏转操作(而不是台移动操作)。如此,将关注区域分组可以进一步减少扫描时间,这是因为束偏转操作所涉及的扫描时间小于台移动操作所涉及的扫描时间。上述图5A-5B进一步描绘了根据操作806确定视场。当电子束系统被配置为使用不同的FOV尺寸(与每个FOV的单个尺寸相对)时,技术800还可以经由操作806确定被优化以进一步改进检查过程的变动的FOV尺寸。在一种实施方式中,每个FOV尺寸都可以被确定为可以包括一组关注区域的最小尺寸。
在操作808处,确定了在所确定的视场之间使电子束系统的台移动最小化的路径。上述图6A-6B和图7进一步描绘了根据步骤808确定视场之间的路径。在操作810处,生成被优化以减少台移动操作的帧或关注区域的配置方案文件。配置方案文件的每个关注区域都对应于一帧,并且是配置方案文件内的一个条目。关注区域基于步骤804、806和808的结果在配置方案文件中被排序。关注区域被连续地写入到配置方案,使得关注区域被电子束系统顺序地检查,从而导致集成电路的更有效的检查过程。
图9是根据本公开的实施方式的用于最小化高分辨率检查系统的台移动的技术900的示例。技术900可以被实施为例如可以由诸如图1的系统100的计算装置执行的软件程序。该软件程序可以包括机器可读指令,所述机器可读指令可以被储存在诸如储存装置106或存储器104的存储器中,并且可以由诸如第一处理单元102A或第二处理单元102B的处理器执行,以使得系统100执行技术900。技术900可以实施与图1-7的描述一致的教导。
技术900包括用于接收潜在缺陷的操作902、用于确定覆盖潜在缺陷的帧的操作904、以及用于生成关注区域的配置方案文件以使得每个关注区域与一帧对应的操作906。每个帧包括一个或更多个潜在缺陷,并且每个潜在缺陷被包括在仅一个帧中。技术900可以如关于图8的操作802所描述的那样执行操作902。技术900可以如关于图8的操作804所描述的那样执行操作904。在操作906,技术900基于操作904的结果对配置方案文件中的关注区域进行排序。
在一些实施方式中,技术900可以包括用于确定使得待由电子束系统检查的帧的总面积最小化的帧大小的步骤。帧大小可以基于潜在缺陷的空间关系。可以对配置方案文件的关注区域进行排序,以便对视场内的关注区域进行分组。如关于图8的操作806所描述的,技术900还可以包括确定覆盖所述关注区域的视场,并且如关于图8的操作808所描述的,确定使电子束系统的台移动最小化的视场之间的路径。可以基于视场之间的路径来对配置方案文件的关注区域进行排序。在一些实施方式中,确定视场之间的路径包括在每个视场之间分配相应的权重,以及基于相应的权重确定视场之间的最短距离。在一些实施方式中,技术900可以包括共同优化所述帧大小、关注区域和视场。在一些实施方式中,技术900可以包括共同优化所述帧大小、关注区域、视场、和视场之间的路径。
图10是根据本发明的实施方式的用于检查集成电路的方法1000。方法1000可以例如被实施为可以由诸如图1的系统100的计算装置执行的软件程序。软件程序可以包括机器可读指令,所述机器可读指令可以被储存在诸如储存装置106或存储器104的存储器中,并且可以由诸如第一处理单元102A或第二处理单元102B的处理器执行,以使得系统100执行方法1000。方法1000可以实施与图1-8的描述一致的教导。
在步骤1002处,方法1000生成每个包括至少一个潜在缺陷的关注区域。方法1000可以根据图8的步骤802、804或图9的步骤902执行步骤1002。在步骤1004处,方法1000基于第一组空间关系组织所生成的关注区域,以提供相邻关注区域的列表。每个相邻关注区域是相邻关注区域的列表内的条目。方法1000可以根据图8的步骤806执行步骤1004。在步骤1006处,方法1000生成列表的配置方案文件。使用高分辨率检查系统(诸如,电子束系统)顺序地检查每个相邻关注区域。方法1000可以根据图8的步骤810和图9的步骤906执行步骤1006。
在方法1000的一些实施方式中,生成每个都包括至少一个潜在缺陷的关注区域包括了:生成潜在缺陷,确定潜在缺陷之间的第二组空间关系,以及使用第二组空间关系来对帧内的潜在缺陷进行分组使得每个帧对应于所生成的关注区域中的一个。方法1000可以根据图8的步骤802和图9的步骤902生成潜在缺陷。可以使用热点预测技术或预定信息(例如,先验知识)中的任一种来生成潜在缺陷。方法1000可以根据图8的步骤804和图9的步骤904使用第二组空间关系对帧(或关注区域)内的潜在缺陷进行分组。在一些实施方式中,方法1000可以使用第二组空间关系来确定帧的帧大小以最小化帧的总面积。
在一些实施方式中,基于第一组空间关系组织关注区域以提供相邻关注区域的列表包括了:确定所生成的关注区域之间的第一组空间关系,使用第一组空间关系对视场内生成的关注区域进行分组使得每个视场包括所生成的关注区域中的至少一个,以及排序视场以提供相邻关注区域的列表。
在一些实施方式中,使用第一组空间关系对在视场内生成的关注区域进行分组包括了:使用第一组空间关系来确定包括所生成的关注区域的视场的最小数量。在方法1000的一些实施方式中,每个视场内的至少一个生成的关注区域被连续地写入到配置方案文件。
在一些实施方式中,方法1000包括:确定视场之间的第三组空间关系,以及使用第三组空间关系来确定视场之间的路径使得该路径最小化所述高分辨率检查系统的台移动。确定视场之间的路径可以包括:在每对视场之间分配相应的权重,并且基于相应的权重来确定视场之间的最短距离。
为了解释的简单起见,技术800、900和方法1000被描绘和描述为一系列步骤。然而,根据本公开的步骤可以用各种顺序、同时和/或迭代地发生。例如,步骤804和806可以一起执行。这被称为帧、帧大小、和视场的协同优化。例如,步骤804、806和808可以一起被执行,从而导致帧、帧大小、视场、和视场之间的路径的协同优化。如果存在待执行的协同优化的级别,则所述级别可以取决于可用资源(例如,时间)来执行技术800或技术900。可以理解,随着待优化的变量的数量(例如,帧的数量、帧大小、视场的数量、视场之间的路径)增加,执行优化所需的时间也增加。在有限的资源下,例如,执行一些协同优化,或不执行协同优化。
另外,根据本公开的步骤可以与这里未呈现和描述的其它步骤一起发生。例如,技术800、900和方法1000可以接收配置参数。配置参数可以从用户接收,例如,从制造工程师接收。例如,用户可以指定关注区域的大小不是最优的。如此,不执行所述操作804、操作904或步骤1002的至少一些方面。此外,并非所有示出的步骤都是用以实施根据所公开的主题的技术所必需的。
可以在功能块部件和各种处理步骤方面描述本文的实施方式。所披露的过程和序列可以单独或以任何组合来执行。功能块可以由执行指定功能的任意数量的硬件和/或软件部件来实现。例如,所描述的实施方式可以采用各种集成电路部件,例如存储器元件、处理元件、逻辑元件、查找表等,其可以在一个或更多个微处理器或其他控制装置的控制下执行各种功能。类似地,在使用软件编程或软件元件来实施所描述的实施方式的元件的情况下,可以利用诸如C、C++、Java、汇编程序等的任何编程或脚本语言来实施本公开,其中利用数据结构、对象、过程、例程或其它编程元件的任何组合来实施各种算法。功能方面可以在一个或更多个处理器上执行的算法中实施。此外,本公开的实施方式可以采用任意数量的用于电子器件配置、信号处理和/或控制、数据处理等的常规技术。
上述公开内容的方面或部分方面可以采取可从例如计算机可用或计算机可读介质访问的计算机程序产品的形式。计算机可用或计算机可读介质可以是任何装置,其可以例如有形地包含、储存、通信或传输由任何处理器使用或与任何处理器结合使用的程序或数据结构。介质可以是例如电子、磁、光学、电磁或半导体器件。其它合适的介质也是可利用的。这种计算机可用或计算机可读介质可以被称为非暂时性存储器或介质,并且可以包括RAM或其他易失性存储器或可以随时间变化的储存装置。除非另外指明,否则本文所述设备的存储器不必在物理上被该设备包含,而是可以由该设备远程访问的存储器,并且不必与该设备可能在物理上包含的其它存储器邻接。
本文使用词语“示例”意味着充当示例、实例或说明。本文描述为“示例”的任何方面或设计不是必须解释为比其它方面或设计优选或有利。相反,使用词语“示例”旨在以具体方式呈现构思。如本申请中所使用的,术语“或”旨在意味着包含性的“或”而不是排他性的“或”。也就是说,除非另外指明,或从情境中清楚,“X包括A或B”旨在意味着任何自然的包含性排列。换言之,如果X包括A;X包括B;或者X包括A和B两者,则在任何前述实例下满足“X包括A或B”。另外,除非另外指明或从情境中清楚地指出为单数形式,否则本申请和所附权利要求中使用的冠词“一”和“一个”通常应解释为表示“一个或更多个”。此外,除非如此描述,否则全文使用的术语“一方面”或”一个方面”不旨在意味着相同的实施方式或方面。
本文所示和所描述的特定方面是本公开的说明性示例,并且不旨在以任何方式限制本公开的范围。为了简洁起见,可以不详细描述常规的电子设备、控制系统、软件开发和系统的其它功能方面(以及系统的单个操作部件的部件)。此外,在所呈现的各个附图中示出的连接线或连接器旨在表示各个元件之间的示例性功能关系和/或物理或逻辑联接。在实际装置中可以存在许多替换或附加的功能关系、物理连接或逻辑连接。
本文使用的“包括”或“具有”及其变型意味着包括其后列出的项及其等同物以及附加项。除非另外指定或限制,否则术语“安装”、“连接”、“支撑”和“联接”及其变型被广泛地使用,并且涵盖直接和间接安装、连接、支撑和联接。此外,“连接的”和“联接的”不限于物理或机械连接或联接。
在描述本公开的情境中(尤其是在所附权利要求的情境中)使用的术语“一”和“一个”和“该”以及类似指示语应当被解释为覆盖单数和复数两者。此外,除非本文另外指出,否则本文中列举的数值范围仅旨在用作单独地提到落在该范围内的每个单独值的速记方法,并且每个单独值被合并入说明书中如同其在本文中单独列举一般。最后,除非在此另外指出或另外明显与情境矛盾,否则本文所描述的所有方法的步骤可以按任何适当的顺序执行。除非另外声明,否则本文提供的任何和所有示例或示例性语言(例如,“诸如”)的使用仅旨在更好地说明本公开,而不是对本公开的范围施加限制。
已经描述了上述实施方式以便允许容易地理解本公开,并且不限制本公开。相反,本公开旨在覆盖包括在所附权利要求的范围内的各种修改和等效布置,该范围符合最宽泛的解释,以便包含法律所允许的所有这样的修改和等效结构。
Claims (17)
1.一种用于检查集成电路的方法,所述方法包括:
生成每个都包括至少一个潜在缺陷的关注区域;
生成每个都包括至少一个潜在缺陷的关注区域的步骤包括:
生成潜在缺陷;
确定所述潜在缺陷之间的第二组空间关系;和
使用所述第二组空间关系在帧内对所述潜在缺陷进行分组,其中所述帧中的每个都对应于所生成的所述关注区域中的一个关注区域;
基于第一组空间关系来组织所生成的所述关注区域以提供相邻关注区域的列表,其中所述相邻关注区域中的每个都是所述列表内的条目;和
生成所述列表的配置方案文件,其中所述相邻关注区域中的每个都使用高分辨率检查系统被顺序地检查。
2.根据权利要求1所述的方法,其中,使用所述第二组空间关系在帧内对所述潜在缺陷进行分组的步骤包括:
使用所述第二组空间关系来确定使得所述帧的总面积最小化的所述帧的尺寸。
3.根据权利要求1所述的方法,其中,基于第一组空间关系来组织关注区域以提供相邻关注区域的列表的步骤包括:
确定所生成的所述关注区域之间的第一组空间关系;
使用所述第一组空间关系在视场内对所生成的所述关注区域进行分组,其中每个视场都包括所生成的所述关注区域中的至少一个关注区域;和
对所述视场进行排序以提供相邻关注区域的列表。
4.根据权利要求3所述的方法,其中,使用所述第一组空间关系在视场内对所生成的所述关注区域进行分组的步骤包括:
使用第一组空间关系来确定包括所生成的所述关注区域的视场的最小数量。
5.根据权利要求3所述的方法,其中,在每个视场内所生成的所述关注区域中的至少一个关注区域被连续地写入到所述配置方案文件中。
6.根据权利要求3所述的方法,还包括:
确定所述视场之间的第三组空间关系;和
使用所述第三组空间关系确定所述视场之间的路径,其中所述路径最小化所述高分辨率检查系统的台移动。
7.根据权利要求6所述的方法,其中,确定所述视场之间的路径的步骤包括:
在每对视场之间分配相应的权重;和
基于所述相应的权重来确定所述视场之间的最短距离。
8.一种用于检查集成电路的系统,所述系统包括:
处理器;和
联接到所述处理器的存储器,其中所述存储器包括指令,所述指令能够由所述处理器执行以:
生成每个都包括至少一个潜在缺陷的关注区域;
生成每个都包括至少一个潜在缺陷的关注区域的步骤包括:
生成潜在缺陷;
确定所述潜在缺陷之间的第二组空间关系;和
使用所述第二组空间关系在帧内对所述潜在缺陷进行分组,其中所述帧中的每个都对应于所生成的所述关注区域中的一个关注区域;
基于第一组空间关系来组织所生成的所述关注区域,以提供相邻关注区域的列表,其中所述相邻关注区域中的每个都是所述列表内的条目;和
生成所述列表的配置方案文件,其中所述相邻关注区域中的每个都被使用高分辨率检查系统被顺序地检查。
9.根据权利要求8所述的系统,其中,使用所述第二组空间关系在帧内对所述潜在缺陷进行分组的步骤包括:
使用所述第二组空间关系来确定使得所述帧的总面积最小化的所述帧的尺寸。
10.根据权利要求8所述的系统,其中,基于第一组空间关系来组织关注区域以提供相邻关注区域的列表的步骤包括:
确定所生成的所述关注区域之间的第一组空间关系;
使用所述第一组空间关系在视场内对所生成的所述关注区域进行分组,其中每个视场都包括所生成的所述关注区域中的至少一个关注区域;和
对所述视场进行排序以提供相邻关注区域的列表。
11.根据权利要求10所述的系统,其中,使用所述第一组空间关系在视场内对所生成的所述关注区域进行分组的步骤包括:
使用第一组空间关系来确定包括所生成的所述关注区域的视场的最小数量。
12.根据权利要求10所述的系统,其中,在每个视场内所生成的所述关注区域中的至少一个关注区域被连续地写入到所述配置方案文件中。
13.一种用于检查集成电路的非暂时性计算机可读存储介质,所述非暂时性计算机可读存储介质包括可执行指令,所述可执行指令当由处理器执行时促成下述操作的执行,所述操作包括:
生成每个都包括至少一个潜在缺陷的关注区域;
生成每个都包括至少一个潜在缺陷的关注区域的步骤包括:
生成潜在缺陷;
确定所述潜在缺陷之间的第二组空间关系;和
使用所述第二组空间关系在帧内对所述潜在缺陷进行分组,其中所述帧中的每个都对应于所生成的所述关注区域中的一个关注区域;
基于第一组空间关系来组织所生成的所述关注区域以提供相邻关注区域的列表,其中所述相邻关注区域中的每个都是所述列表内的条目;和
生成所述列表的配置方案文件,其中所述相邻关注区域中的每个都使用高分辨率检查系统被顺序地检查。
14.根据权利要求13所述的非暂时性计算机可读存储介质,其中用于使用所述第二组空间关系在帧内对所述潜在缺陷进行分组的步骤包括:
使用所述第二组空间关系来确定使得所述帧的总面积最小化的所述帧的尺寸。
15.根据权利要求13所述的非暂时性计算机可读存储介质,其中用于基于第一组空间关系来组织关注区域以提供相邻关注区域的列表的步骤包括:
确定所生成的所述关注区域之间的第一组空间关系;
使用所述第一组空间关系在视场内对所生成的所述关注区域进行分组,其中每个视场都包括所生成的所述关注区域中的至少一个关注区域;和
对所述视场进行排序以提供相邻关注区域的列表。
16.根据权利要求15所述的非暂时性计算机可读存储介质,其中用于使用所述第一组空间关系在视场内对所生成的所述关注区域进行分组的步骤包括:
使用第一组空间关系来确定包括所生成的所述关注区域的视场的最小数量。
17.根据权利要求15所述的非暂时性计算机可读存储介质,其中,在每个视场内所生成的所述关注区域中的至少一个关注区域被连续地写入到所述配置方案文件中。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US15/419,650 US10515444B2 (en) | 2017-01-30 | 2017-01-30 | Care area generation for inspecting integrated circuits |
US15/419,650 | 2017-01-30 | ||
PCT/US2017/059032 WO2018140106A1 (en) | 2017-01-30 | 2017-10-30 | Care area generation for inspecting integrated circuits |
Publications (2)
Publication Number | Publication Date |
---|---|
CN110235233A CN110235233A (zh) | 2019-09-13 |
CN110235233B true CN110235233B (zh) | 2023-05-12 |
Family
ID=62978748
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201780085147.7A Active CN110235233B (zh) | 2017-01-30 | 2017-10-30 | 用于检查集成电路的关注区域生成 |
Country Status (3)
Country | Link |
---|---|
US (1) | US10515444B2 (zh) |
CN (1) | CN110235233B (zh) |
WO (1) | WO2018140106A1 (zh) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10304178B2 (en) * | 2015-09-18 | 2019-05-28 | Taiwan Semiconductor Manfacturing Company, Ltd. | Method and system for diagnosing a semiconductor wafer |
US10928336B1 (en) * | 2019-07-29 | 2021-02-23 | Applied Materials Israel Ltd. | X-ray based evaluation of a status of a structure of a substrate |
US11615993B2 (en) * | 2019-11-21 | 2023-03-28 | Kla Corporation | Clustering sub-care areas based on noise characteristics |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101120329A (zh) * | 2004-10-12 | 2008-02-06 | 恪纳腾技术公司 | 用于分类样品上的缺陷的计算机实现的方法和系统 |
TW201203416A (en) * | 2010-01-11 | 2012-01-16 | Kla Tencor Corp | Inspection guided overlay metrology |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004233163A (ja) | 2003-01-29 | 2004-08-19 | Hitachi High-Technologies Corp | パターン欠陥検査方法およびその装置 |
US8041103B2 (en) * | 2005-11-18 | 2011-10-18 | Kla-Tencor Technologies Corp. | Methods and systems for determining a position of inspection data in design data space |
US7570796B2 (en) * | 2005-11-18 | 2009-08-04 | Kla-Tencor Technologies Corp. | Methods and systems for utilizing design data in combination with inspection data |
JP4969231B2 (ja) | 2006-12-19 | 2012-07-04 | 株式会社日立ハイテクノロジーズ | 試料電位情報検出方法及び荷電粒子線装置 |
JP5400882B2 (ja) | 2009-06-30 | 2014-01-29 | 株式会社日立ハイテクノロジーズ | 半導体検査装置及びそれを用いた半導体検査方法 |
US9780004B2 (en) * | 2011-03-25 | 2017-10-03 | Kla-Tencor Corporation | Methods and apparatus for optimization of inspection speed by generation of stage speed profile and selection of care areas for automated wafer inspection |
US9098893B2 (en) * | 2011-12-21 | 2015-08-04 | Applied Materials Israel, Ltd. | System, method and computer program product for classification within inspection images |
US8984450B2 (en) * | 2013-03-14 | 2015-03-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method and apparatus for extracting systematic defects |
JP6193608B2 (ja) | 2013-04-17 | 2017-09-06 | 株式会社荏原製作所 | 検査装置および検査用画像データの生成方法 |
US10146036B2 (en) * | 2016-06-07 | 2018-12-04 | Globalfoundries Inc. | Semiconductor wafer inspection using care area group-specific threshold settings for detecting defects |
-
2017
- 2017-01-30 US US15/419,650 patent/US10515444B2/en active Active
- 2017-10-30 CN CN201780085147.7A patent/CN110235233B/zh active Active
- 2017-10-30 WO PCT/US2017/059032 patent/WO2018140106A1/en active Application Filing
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101120329A (zh) * | 2004-10-12 | 2008-02-06 | 恪纳腾技术公司 | 用于分类样品上的缺陷的计算机实现的方法和系统 |
TW201203416A (en) * | 2010-01-11 | 2012-01-16 | Kla Tencor Corp | Inspection guided overlay metrology |
Also Published As
Publication number | Publication date |
---|---|
US20180218490A1 (en) | 2018-08-02 |
WO2018140106A1 (en) | 2018-08-02 |
US10515444B2 (en) | 2019-12-24 |
CN110235233A (zh) | 2019-09-13 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TWI539150B (zh) | 用於偵測檢查圖像中之缺陷的系統、方法及電腦程式產品 | |
JP6009351B2 (ja) | 検査画像内の分類のためのシステム、方法、及びコンピュータプログラム製品 | |
US10628935B2 (en) | Method and system for identifying defects of integrated circuits | |
KR102028747B1 (ko) | 제조 툴을 위한 레시피 생성방법 및 그 시스템 | |
JP4336672B2 (ja) | 試料検査装置、試料検査方法及びプログラム | |
CN110969598A (zh) | 晶圆检查方法以及晶圆检查系统 | |
US10133838B2 (en) | Guided defect detection of integrated circuits | |
CN111512324A (zh) | 半导体样品的基于深度学习的检查的方法及其系统 | |
CN110235233B (zh) | 用于检查集成电路的关注区域生成 | |
CN110291622B (zh) | 用于检查集成电路的动态更新 | |
US20180218096A1 (en) | Method and System for Defect Prediction of Integrated Circuits | |
US9851714B2 (en) | Method of inspecting a specimen and system thereof | |
US20180268099A1 (en) | Method of performing metrology operations and system thereof | |
TWI812461B (zh) | 用於判定圖樣的臨界尺寸變異的方法、系統及非暫態性電腦可讀取媒體 | |
US10571406B2 (en) | Method of performing metrology operations and system thereof | |
US20160282404A1 (en) | Method of inspecting a specimen and system thereof | |
JP4185515B2 (ja) | 試料検査方法、プログラム及び試料検査装置 | |
CN116435204A (zh) | 基于空间密度分析的半导体晶片的引导检查 | |
JP4977123B2 (ja) | 試料検査装置、試料検査方法及びプログラム | |
TW202217274A (zh) | 在半導體樣本中的陣列的識別 | |
JP2007304310A (ja) | データ処理装置、データ処理プログラムおよびデータ処理方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant | ||
CP01 | Change in the name or title of a patent holder | ||
CP01 | Change in the name or title of a patent holder |
Address after: 100176 building 12, yard 156, Jinghai 4th Road, Beijing Economic and Technological Development Zone, Daxing District, Beijing Patentee after: Dongfang Jingyuan Microelectronics Technology (Beijing) Co.,Ltd. Address before: 100176 building 12, yard 156, Jinghai 4th Road, Beijing Economic and Technological Development Zone, Daxing District, Beijing Patentee before: DONGFANG JINGYUAN ELECTRON Ltd. |