CN110190120A - 一种具有低开启过冲电流的横向绝缘栅双极型晶体管 - Google Patents
一种具有低开启过冲电流的横向绝缘栅双极型晶体管 Download PDFInfo
- Publication number
- CN110190120A CN110190120A CN201910370872.XA CN201910370872A CN110190120A CN 110190120 A CN110190120 A CN 110190120A CN 201910370872 A CN201910370872 A CN 201910370872A CN 110190120 A CN110190120 A CN 110190120A
- Authority
- CN
- China
- Prior art keywords
- type
- gate electrode
- region
- gate
- area
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000009413 insulation Methods 0.000 title claims abstract description 7
- 239000000758 substrate Substances 0.000 claims abstract description 5
- 230000001360 synchronised effect Effects 0.000 claims abstract description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 47
- 229920005591 polysilicon Polymers 0.000 claims description 47
- 239000002184 metal Substances 0.000 claims description 30
- 229910052751 metal Inorganic materials 0.000 claims description 30
- 230000002093 peripheral effect Effects 0.000 claims description 15
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 abstract description 4
- 229910052760 oxygen Inorganic materials 0.000 abstract description 4
- 239000001301 oxygen Substances 0.000 abstract description 4
- 230000007423 decrease Effects 0.000 abstract description 3
- 239000004065 semiconductor Substances 0.000 abstract description 2
- 108091006146 Channels Proteins 0.000 description 37
- 238000009825 accumulation Methods 0.000 description 9
- 238000006073 displacement reaction Methods 0.000 description 7
- 230000005611 electricity Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 5
- 230000000903 blocking effect Effects 0.000 description 4
- 238000010304 firing Methods 0.000 description 3
- 239000013078 crystal Substances 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000011084 recovery Methods 0.000 description 2
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 1
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 1
- 230000009194 climbing Effects 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 238000011982 device technology Methods 0.000 description 1
- 238000001595 flow curve Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0692—Surface layout
- H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7394—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET on an insulating layer or substrate, e.g. thin film device or device isolated from the bulk substrate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Thin Film Transistor (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
一种具有低开启过冲电流的横向绝缘栅双极型晶体管，在维持电流能力，耐压能力不下降的前提下，减小第二个栅脉冲开启时流经器件的电流峰值。该半导体具备：在P型衬底上设有埋氧，埋氧上设有N型漂移区，其上设有P型体区和N型缓冲区，N型缓冲区内设有P型集电极区，在N型漂移区的上方设有场氧层，在P型体区内设有P型阱区，P型阱区内设有P型发射极区和发射极区，上述4区域的内侧边界同步内陷形成夹断区。P型体区表面设有栅氧化层，栅氧化层上设有多晶硅栅电极，所述多晶硅栅电极由位于P型体区表面上方的第一栅电极和位于夹断区及N型漂移区上方的第二栅电极组成，第一栅电极接第一栅电阻，第二栅电极接第二栅电阻。
Description
技术领域
本发明主要涉及功率半导体器件技术领域，是一种具有低开启过冲电流的横向绝缘栅双极型晶体管，特别适用于单片集成智能功率芯片中。
背景技术
绝缘体上硅横向绝缘栅双极型晶体管(Silicon-on-Insulator LateralInsulated Gate Bipolar Transistor，简称SOI-LIGBT)，具有易于集成、耐压高、开关速度快等优点，广泛应用于单片集成智能功率芯片中。SOI-LIGBT器件的电流能力是影响单片集成智能功率芯片功耗和面积的关键因素。为了提高器件的电流能力，可采用U型沟道来增加有效沟道宽度，以此提高器件的电流能力。但是，U型沟道不可避免地增大了栅的面积，导致栅电容增大。在双脉冲测试中，采用U型沟道的SOI-LIGBT器件有明显的栅极电压过冲，造成第二个脉冲开启时，流经器件的电流峰值过高。过高的电流峰值会导致器件的开启损耗增大，甚至造成闩锁，损坏器件。为降低开启电流峰值，可采用增大栅电阻的方法；但是这种方法会导致器件开关速度减慢并增加开启损耗。
因此，在保持器件的电流能力不下降的情况下，降低U型沟道SOI-LIGBT器件的第二个脉冲开启时的电流峰值，同时不增加开启损耗，是U型沟道SOI-LIGBT器件应用到单片集成功率芯片中所需解决的问题。
发明内容
本发明针对上述问题，提出了一种具有低开启过冲电流的横向绝缘栅双极型晶体管，该结构在保持器件耐压、电流能力不降低的前提下，显著降低器件在双脉冲开启时的电流峰值。
本发明提供如下技术方案：
一种具有低开启过冲电流的横向绝缘栅双极型晶体管，包括：P型衬底，在P型衬底上设有埋氧层，在埋氧层上设有N型漂移区，在N型漂移区的两侧分别设有P型体区和N型缓冲区，在N型漂移区的上方设有场氧化层，在N型缓冲区内设有重掺杂的P型集电极区，重掺杂的P型集电极区上连接有集电极金属，所述集电极金属与第一外围端子相连，在P型体区内设有P型阱区，在P型阱区内设有重掺杂的P型发射极区和重掺杂的N型发射极区，重掺杂的P型发射极区和重掺杂的N型发射极区连接有发射极金属，所述发射极金属与第二外围端子相连，P型体区、P型阱区、重掺杂的P型发射极区和重掺杂的N型发射极区的内侧边界同步内陷形成夹断区，在P型体区表面设有栅氧化层，所述栅氧化层延伸进入N型漂移区上方并覆盖夹断区，其特征在于，在栅氧化层上设有多晶硅栅电极，并且，所述多晶硅栅电极由位于P型体区表面上方的第一栅电极和位于夹断区及N型漂移区上方的第二栅电极组成，在第一栅电极和第二栅电极之间设有间隙且第一栅电极和第二栅电极被间隙隔离，在第一栅电极上覆盖有第一栅电极金属且所述第一栅电极金属经过第一多晶硅电阻与第三外围端子相连，在第二栅电极上覆盖有第二栅电极金属且所述第二栅电极金属经过第二多晶硅电阻与第三外围端子相连。
与现有技术相比，本发明具有如下优点：
在双脉冲栅极信号的第二个栅极脉冲信号上升阶段，普通U型沟道SOI-LIGBT器件的夹断区有大量空穴堆积，抬高夹断区的电压，当该处的电压高于栅极电压时，产生栅位移电流。栅位移电流对栅极电容充电，导致栅电极电压过冲，过高的栅极电压造成开启电流峰值过大。
本发明与普通U型沟道SOI-LIGBT器件相比，开启过冲电流峰值大幅降低。本发明将栅电极分成第一栅极和第二栅极两部分。第一栅电极呈U型，位于N型发射极区、P型阱区、P型体区、N型漂移区上方，未深入夹断区；第二栅电极位于夹断区上方。第一栅电极接第一多晶硅电阻，第一多晶硅的阻值为100Ω～5000Ω；第二栅电极接第二多晶硅电阻，第二多晶硅的阻值为1Ω～100Ω。第一栅电极和第二栅电极接不同电阻以隔离电压。在第二个栅极脉冲信号上升阶段，第一多晶硅电阻的阻值越大，第一栅电极的电压上升越慢，器件的电流增长也越慢，空穴在夹断区堆积的速度越慢，其电压抬升速率减缓。第二多晶硅的阻值越小，第二栅电极的电压上升越快。进一步地，当第一栅电阻的阻值大于第二栅电阻的阻值的10倍以上时，第二栅电极的电压上升速率大于夹断区电压抬升速率。在第二个栅极脉冲信号上升阶段，第二栅电极的电压始终大于夹断区表面电压，不产生栅位移电流。本发明通过调节第一栅电阻、第二栅电阻的阻值，保证第二栅极电压始终大于夹断区电压，抑制了栅位移电流的产生。因此，本发明没有栅极电压过冲，开启过冲电流峰值较普通U型沟道SOI-LIGBT器件大幅降低。
本发明与普通U型沟道SOI-LIGBT器件相比，电流能力不下降。普通U型沟道SOI-LIGBT器件的栅电极位于N型发射极区、P型阱区、P型体区、N型漂移区上方，覆盖夹断区。栅电极施加电压时，P型阱区、P型体区的上表面反型，形成连接N型发射极区和N型漂移区的沟道，使器件导通；在夹断区上表面形成电子积累层，减小导通电阻。本发明将栅电极分成第一栅极和第二栅极两部分。第一栅电极呈U型，位于N型发射极区、P型阱区、P型体区、N型漂移区上方，未深入夹断区；第二栅电极位于夹断区上方。当第一栅电极施加电压时，第一栅电极下方的P型阱区、P型体区表面反型，形成沟道；当第二栅电极施加电压时，第二栅电极下方的夹断区表面形成积累层。本发明结构保留了普通U型沟道SOI-LIGBT器件的栅极功能，不影响器件的电流能力。
本发明不需要额外的驱动电路。本发明将栅电极分为第一栅电极和第二栅电极，其中第一栅电极接第一多晶硅电阻，第二栅电极接第二多晶硅电阻。第一多晶硅电阻、第二多晶硅电阻通过金属连线与第三外围端子相连。栅极信号施加在第三外围端子上，即可驱动第一、第二栅极。
本发明与普通U型沟道SOI-LIGBT器件相比，响应速度更快。普通U型沟道SOI-LIGBT器件的栅电极位于N型发射极区、P型阱区、P型体区、N型漂移区上方，覆盖夹断区。当栅极电压上升时，需要形成P型阱区、P型体区内的沟道和夹断区积累层，器件的导通电流随栅极电压上升的速率慢，跨导较小。本发明将栅电极分为第一栅电极和第二栅电极，其中第一栅电极接第一多晶硅电阻，第二栅电极接第二多晶硅电阻。第一多晶硅电阻的阻值为100Ω～5000Ω，第二多晶硅电阻的阻值为1Ω～100Ω。当施加栅极信号时，由于第二多晶硅电阻的阻值小，第二栅电极的电压快速上升，先于第一栅电极达到预设值，形成积累层。在第二栅极电压达到预设值后，第一栅电极的电压上升时，只需在P型阱区、P型体区表面形成沟道。本发明器件的导通电流随第一栅极电压上升的速率快，跨导大，响应速度快。
本发明结构制作简单，工艺上容易实现。本发明的第一栅极和第二栅极可以用同一块掩膜版形成，不需要增加工艺步骤，制作成本低。
附图说明
图1所示为普通U型沟道SOI-LIGBT器件三维图。
图2所示为普通U型沟道SOI-LIGBT器件去掉金属电极和一半多晶硅栅后的三维图。
图3所示为普通U型沟道SOI-LIGBT器件去金属电极、多晶硅栅、氧化层后的三维图。
图4所示为本发明结构顶层部分腐蚀结构图。
图5所示为本发明结构三维图。
图6所示为本发明结构去掉金属电极和一半多晶硅栅后的三维图。
图7所示为本发明结构去掉金属电极、多晶硅栅、氧化层后的三维图。
图8所示为双脉冲测试电路图。
图9所示为空穴堆积示意图。
图10所示为普通U型沟道SOI-LIGBT器件位移电流产生示意图，沿图1中A1-A1`线到A2-A2`线(夹断区中线)的剖面图。
图11所示为本发明结构与普通U型沟道SOI-LIGBT器件的I-V曲线对比图。
图12所示为本发明结构与普通U型沟道SOI-LIGBT器件的耐压曲线对比图。
图13所示为本发明结构与普通U型沟道SOI-LIGBT器件的第二个栅脉冲开启时栅压曲线对比图。
图14所示为本发明结构与普通U型沟道SOI-LIGBT器件的第二个栅脉冲开启时电流曲线对比图。
图15所示为本发明结构与普通U型沟道SOI-LIGBT器件的第二个栅脉冲开启时集电极电压曲线对比图。
具体实施方式
下面结合图4、图5、图6，图7，对本发明做详细说明：
一种具有低开启过冲电流的横向绝缘栅双极型晶体管，包括：P型衬底1，在P型衬底1上设有埋氧层2，在埋氧层2上设有N型漂移区3，在N型漂移区3的两侧分别设有P型体区4和N型缓冲区8，在N型漂移区3的上方设有场氧化层14，在N型缓冲区8内设有重掺杂的P型集电极区9，重掺杂的P型集电极区9上连接有集电极金属12，所述集电极金属12与第一外围端子19a相连，在P型体区4内设有P型阱区5，在P型阱区5内设有重掺杂的P型发射极区6和重掺杂的N型发射极区7，重掺杂的P型发射极区6和重掺杂的N型发射极区7连接有发射极金属11，所述发射极金属11与第二外围端子19b相连，P型体区4、P型阱区5、重掺杂的P型发射极区6和重掺杂的N型发射极区7的内侧边界同步内陷形成夹断区10，在P型体区4表面设有栅氧化层13，所述栅氧化层13延伸进入N型漂移区3上方并覆盖夹断区10，其特征在于，在栅氧化层13上设有多晶硅栅电极15，并且，所述多晶硅栅电极15由位于P型体区4表面上方的第一栅电极15a和位于夹断区10及N型漂移区3上方的第二栅电极15b组成，在第一栅电极15a和第二栅电极15b之间设有间隙16且第一栅电极15a和第二栅电极15b被间隙16隔离，在第一栅电极15a上覆盖有第一栅电极金属17a且所述第一栅电极金属17a经过第一多晶硅电阻18a与第三外围端子19c相连，在第二栅电极15b上覆盖有第二栅电极金属17b且所述第二栅电极金属17b经过第二多晶硅电阻18b与第三外围端子19c相连。
所述间隙16的宽度为0.5-1.5um。
所述第一多晶硅电阻18a的阻值为100Ω～5000Ω，所述第二多晶硅电阻18b的阻值为1Ω～100Ω，且第一多晶硅电阻18a的阻值是第二多晶硅电阻18b的阻值的10倍以上。
所述间隙16填充有绝缘介质。
下面结合附图对本发明进行进一步说明。
本发明的工作原理：
如图8所示电路图中，在双脉冲栅极信号的第一个栅极脉冲信号期间，器件的栅电极施加正偏压，在栅电极下方形成了一个连接N型发射极区和N型漂移区的N型沟道。器件处于导通状态，电流逐步增长到预设值，电感上的电流等于流经器件的电流。集电极电压由供给电压下降至导通电压，二极管处于阻断状态以承受供给电压。在第一个栅极脉冲信号之后，第二个栅极脉冲信号之前，器件的栅电极施未施加电压，沟道消失，器件处于阻断状态，集电极电压上升至供给电压，二极管不再处于反偏状态。由于电感上的电流不能突变，第一个栅极脉冲期间流经器件的电流转移到电感-二极管的回路中。第二个栅极脉冲上升阶段，沟道形成，器件开启，集电极电压下降至导通电压，二极管由导通状态快速转换成阻断状态以承受供给电压。二极管由导通状态转换成阻断状态，需要排空内部的电子、空穴，形成耗尽层，该过程会产生额外的电流，称为反向恢复电流。该反向恢复电流与储存在电感-二极管的回路中的电流一同转移到器件中，造成器件开启电流快速增大。
如图9、10所示，普通U型沟道SOI-LIGBT器件，在第二个栅极脉冲信号上升阶段，栅脉冲信号经栅极电阻对栅极电容充电，使栅极电压上升，当栅极电压超过阈值电压时，沟道形成，器件导通。二极管的反恢复电流与储存在电感-二极管的回路中的电流一同转移到器件中，流经器件的电流快速增大，从集电极注入的空穴在夹断区堆积，快速抬高夹断区的电压，夹断区的电压上升速率大于栅极电压上升速率。当夹断区电压高于栅极电压时，产生栅位移电流，该位移电流导致栅电极电压过冲。栅极电压增大，从N型发射极流入电子数量增多，从P型集电极区流入空穴也随之增多，器件的电流增大。因此，栅电极电压过冲导致器件在第二个脉冲开启时电流峰值过大。过高的电流峰值会导致器件的开启损耗增大，甚至造成闩锁，损坏器件。
本发明将栅电极分成第一栅电极和第二栅电极两部分。第一栅电极呈U型，位于N型发射极区、P型体区、N型漂移区上方，未深入夹断区；第二栅电极夹断区上方。第一栅电极和第二栅电极接不同电阻以隔离电压。第一栅电极接第一多晶硅电阻，第一多晶硅的阻值为100Ω～5000Ω；第二栅电极接第二多晶硅电阻，第二多晶硅的阻值为1Ω～100Ω。在第二个栅极脉冲信号上升阶段，第一多晶硅电阻的阻值越大，第一栅电极的电压上升越慢，器件的电流增长也越慢，空穴在夹断区堆积的速度越慢，其电压抬升速率减缓。第二多晶硅的阻值越小，第二栅电极的电压上升越快。当第一栅电阻的阻值大于第二栅电阻的阻值的10倍以上时，第二栅电极的电压上升速率大于夹断区电压抬升速率。在第二个栅极脉冲信号上升阶段，第二栅电极的电压始终大于夹断区表面电压，不产生栅位移电流。因此，本发明没有栅极电压过冲，开启过冲电流峰值较普通U型沟道SOI-LIGBT器件大幅降低。
普通U型沟道SOI-LIGBT器件的栅电极位于N型发射极区、P型阱区、P型体区、N型漂移区上方，覆盖夹断区。栅电极施加电压时，P型阱区、P型体区的上表面反型，形成连接N型发射极区和N型漂移区的沟道，使器件导通；夹断区上表面形成电子积累层，减小导通电阻。本发明将栅电极分为第一栅电极和第二栅电极，其中第一栅电极接第一多晶硅电阻，第二栅电极接第二多晶硅电阻。第一多晶硅电阻、第二多晶硅电阻通过金属连线与第三外围端子相连。栅极信号施加在第三外围端子上，即可驱动第一、第二栅极，不需要额外的信号源。第一栅电极呈U型，位于N型发射极区、P型阱区、P型体区、N型漂移区上方，未深入夹断区；第二栅电极位于夹断区上方。当第一栅电极施加电压时，第一栅电极下方的P型阱区、P型体区表面反型，形成沟道；当第二栅电极施加电压时，第二栅电极下方的夹断区表面形成积累层。本发明结构保留了原栅极结构的功能，与普通U型沟道SOI-LIGBT器件相比，不影响器件的电流能力。
普通U型沟道SOI-LIGBT器件的栅电极位于N型发射极区、P型阱区、P型体区、N型漂移区上方，覆盖夹断区。当栅极电压上升时，需要形成P型阱区、P型体区内的沟道和夹断区积累层，器件的导通电流随栅极电压上升的速率慢，跨导较小。本发明中第一栅电极接第一多晶硅电阻，第二栅电极接第二多晶硅电阻。第一多晶硅电阻的阻值为100Ω～5000Ω，第二多晶硅电阻的阻值为1Ω～100Ω。当施加栅极信号时，由于第二多晶硅电阻的阻值小，第二栅电极的电压快速上升，先于第一栅电极达到预设值，形成积累层。在第二栅极电压达到预设值后，第一栅电极的电压上升时，只需在P型阱区、P型体区表面形成沟道。因此，本发明器件的导通电流随第一栅极电压上升的速率快，跨导大，响应速度快。
Claims (4)
1.一种具有低开启过冲电流的横向绝缘栅双极型晶体管，包括：P型衬底(1)，在P型衬底(1)上设有埋氧层(2)，在埋氧层(2)上设有N型漂移区(3)，在N型漂移区(3)的两侧分别设有P型体区(4)和N型缓冲区(8)，在N型漂移区(3)的上方设有场氧化层(14)，在N型缓冲区(8)内设有重掺杂的P型集电极区(9)，重掺杂的P型集电极区(9)上连接有集电极金属(12)，所述集电极金属(12)与第一外围端子(19a)相连，在P型体区(4)内设有P型阱区(5)，在P型阱区(5)内设有重掺杂的P型发射极区(6)和重掺杂的N型发射极区(7)，重掺杂的P型发射极区(6)和重掺杂的N型发射极区(7)连接有发射极金属(11)，所述发射极金属(11)与第二外围端子(19b)相连，P型体区(4)、P型阱区(5)、重掺杂的P型发射极区(6)和重掺杂的N型发射极区(7)的内侧边界同步内陷形成夹断区(10)，在P型体区(4)表面设有栅氧化层(13)，所述栅氧化层(13)延伸进入N型漂移区(3)上方并覆盖夹断区(10)，其特征在于，在栅氧化层(13)上设有多晶硅栅电极(15)，并且，所述多晶硅栅电极(15)由位于P型体区(4)表面上方的第一栅电极(15a)和位于夹断区(10)及N型漂移区(3)上方的第二栅电极(15b)组成，在第一栅电极(15a)和第二栅电极(15b)之间设有间隙(16)且第一栅电极(15a)和第二栅电极(15b)被间隙(16)隔离，在第一栅电极(15a)上覆盖有第一栅电极金属(17a)且所述第一栅电极金属(17a)经过第一多晶硅电阻(18a)与第三外围端子(19c)相连，在第二栅电极(15b)上覆盖有第二栅电极金属(17b)且所述第二栅电极金属(17b)经过第二多晶硅电阻(18b)与第三外围端子(19c)相连。
2.根据权利要求1所述的一种具有低开启过冲电流的横向绝缘栅双极器件结构，其特征在于，间隙(16)宽度为0.5-1.5um。
3.根据权利要求1所述的一种具有低开启过冲电流的横向绝缘栅双极器件结构，其特征在于，所述第一多晶硅电阻(18a)的阻值为100Ω～5000Ω，所述第二多晶硅电阻(18b)的阻值为1Ω～100Ω，且第一多晶硅电阻(18a)阻值是第二多晶硅电阻(18b)阻值的10倍以上。
4.根据权利要求1所述的一种具有低开启过冲电流的横向绝缘栅双极器件结构，其特征在于，在间隙(16)填充有绝缘介质。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201910370872.XA CN110190120B (zh) | 2019-05-05 | 2019-05-05 | 一种具有低开启过冲电流的横向绝缘栅双极型晶体管 |
| PCT/CN2020/082251 WO2020224358A1 (zh) | 2019-05-05 | 2020-03-31 | 一种具有低开启过冲电流的横向绝缘栅双极型晶体管 |
| US17/606,216 US11367785B2 (en) | 2019-05-05 | 2020-03-31 | Lateral insulated gate bipolar transistor with low turn-on overshoot current |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201910370872.XA CN110190120B (zh) | 2019-05-05 | 2019-05-05 | 一种具有低开启过冲电流的横向绝缘栅双极型晶体管 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN110190120A true CN110190120A (zh) | 2019-08-30 |
| CN110190120B CN110190120B (zh) | 2021-09-28 |
Family
ID=67715585
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201910370872.XA Active CN110190120B (zh) | 2019-05-05 | 2019-05-05 | 一种具有低开启过冲电流的横向绝缘栅双极型晶体管 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US11367785B2 (zh) |
| CN (1) | CN110190120B (zh) |
| WO (1) | WO2020224358A1 (zh) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111430454A (zh) * | 2020-04-22 | 2020-07-17 | 东南大学 | 一种低饱和电流的绝缘体上硅横向绝缘栅双极型晶体管 |
| WO2020224358A1 (zh) * | 2019-05-05 | 2020-11-12 | 东南大学 | 一种具有低开启过冲电流的横向绝缘栅双极型晶体管 |
| CN117374108A (zh) * | 2023-11-17 | 2024-01-09 | 湖南杰楚微半导体科技有限公司 | 一种soi ligbt器件及其制备方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104916674A (zh) * | 2015-04-17 | 2015-09-16 | 东南大学 | 一种电流增强型横向绝缘栅双极型晶体管 |
| CN105826367A (zh) * | 2016-03-18 | 2016-08-03 | 东南大学 | 一种大电流绝缘体上硅横向绝缘栅双极型晶体管器件 |
| US20170236904A1 (en) * | 2013-10-17 | 2017-08-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of making bipolar transistor |
| CN107293585A (zh) * | 2017-06-30 | 2017-10-24 | 东南大学 | 一种快关断绝缘体上硅横向绝缘栅双极型晶体管器件 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110190120B (zh) * | 2019-05-05 | 2021-09-28 | 东南大学 | 一种具有低开启过冲电流的横向绝缘栅双极型晶体管 |
-
2019
- 2019-05-05 CN CN201910370872.XA patent/CN110190120B/zh active Active
-
2020
- 2020-03-31 WO PCT/CN2020/082251 patent/WO2020224358A1/zh active Application Filing
- 2020-03-31 US US17/606,216 patent/US11367785B2/en active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20170236904A1 (en) * | 2013-10-17 | 2017-08-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of making bipolar transistor |
| CN104916674A (zh) * | 2015-04-17 | 2015-09-16 | 东南大学 | 一种电流增强型横向绝缘栅双极型晶体管 |
| CN105826367A (zh) * | 2016-03-18 | 2016-08-03 | 东南大学 | 一种大电流绝缘体上硅横向绝缘栅双极型晶体管器件 |
| CN107293585A (zh) * | 2017-06-30 | 2017-10-24 | 东南大学 | 一种快关断绝缘体上硅横向绝缘栅双极型晶体管器件 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2020224358A1 (zh) * | 2019-05-05 | 2020-11-12 | 东南大学 | 一种具有低开启过冲电流的横向绝缘栅双极型晶体管 |
| US11367785B2 (en) | 2019-05-05 | 2022-06-21 | Southeast University | Lateral insulated gate bipolar transistor with low turn-on overshoot current |
| CN111430454A (zh) * | 2020-04-22 | 2020-07-17 | 东南大学 | 一种低饱和电流的绝缘体上硅横向绝缘栅双极型晶体管 |
| CN111430454B (zh) * | 2020-04-22 | 2023-10-13 | 东南大学 | 一种低饱和电流的绝缘体上硅横向绝缘栅双极型晶体管 |
| CN117374108A (zh) * | 2023-11-17 | 2024-01-09 | 湖南杰楚微半导体科技有限公司 | 一种soi ligbt器件及其制备方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20220157975A1 (en) | 2022-05-19 |
| WO2020224358A1 (zh) | 2020-11-12 |
| CN110190120B (zh) | 2021-09-28 |
| US11367785B2 (en) | 2022-06-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN105702676B (zh) | 与mosfet集成的增强型耗尽积累/反转通道器件 | |
| CN104051534B (zh) | 垂直dmos晶体管 | |
| CN104992976B (zh) | 一种vdmos器件及其制造方法 | |
| CN202384342U (zh) | 场效应半导体器件 | |
| CN103441148A (zh) | 一种集成肖特基二极管的槽栅vdmos器件 | |
| CN105679819A (zh) | 一种逆导型mos栅控晶闸管及其制作方法 | |
| CN110190120A (zh) | 一种具有低开启过冲电流的横向绝缘栅双极型晶体管 | |
| CN110190113A (zh) | 一种消除负阻效应的阳极短路型横向绝缘栅双极型晶体管 | |
| CN109830524B (zh) | 一种极低反向恢复电荷超结功率vdmos | |
| CN105870179B (zh) | 一种沟槽栅电荷存储型rc-igbt及其制造方法 | |
| CN110047910A (zh) | 一种高耐压能力的异质结半导体器件 | |
| CN107068744B (zh) | 一种横向绝缘栅双极型晶体管 | |
| CN108807504A (zh) | 碳化硅mosfet器件及其制造方法 | |
| CN103035641A (zh) | 半导体装置 | |
| CN105742346A (zh) | 双分裂沟槽栅电荷存储型rc-igbt及其制造方法 | |
| CN108807505A (zh) | 一种碳化硅mosfet器件及其制造方法 | |
| CN107180865A (zh) | 一种低噪声低损耗绝缘栅双极型晶体管 | |
| CN107731899A (zh) | 一种具有拑位结构的沟槽栅电荷储存型igbt器件及其制造方法 | |
| CN107833918A (zh) | 半导体装置 | |
| CN116072546A (zh) | 集成sbd的碳化硅分裂栅沟槽mosfet及制备方法 | |
| CN109755311B (zh) | 一种沟槽型功率晶体管 | |
| CN102254942A (zh) | 新型阶梯栅结构igbt及其制造方法 | |
| CN105742372A (zh) | 一种开启电压可调的槽栅型金属氧化物半导体二极管 | |
| CN106024892A (zh) | 高雪崩耐量的空穴电流分流型功率晶体管及其制备方法 | |
| CN203659870U (zh) | 超结器件和包括该超结器件的半导体结构 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |