CN110113059B - 一种降低adc采样速率的装置及方法 - Google Patents

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Abstract

本发明公开了一种降低ADC采样速率的装置及方法，包括IQ调制器、单刀双掷开关、中频带通采样链路、PLL参考时钟配置器与零中频采样链路，所述中频带通采样链路与零中频采样链路并行设置，所述单刀双掷开关用于控制中频带通采样链路与零中频采样链路的开闭，选择不同的采样模式。本发明将传统零中频低通采样装置与带通采样装置结合，利用内置开关进行通道选择，在信号中心频率较低时采用低通采样装置，在信号中心频率较高时采用带通采样装置，结构简单便于加工，可以大批量生产，结构限制较小，易于实现，其设计方法更为灵活，可以通过调整通道选择实现不同频带的信号接收，简化了中频到基带的电路设计，且降低了ADC的采样速率。

Description

一种降低ADC采样速率的装置及方法
技术领域
本发明涉及太赫兹通信技术领域，具体涉及一种降低ADC采样速率的装置及方法。
背景技术
在信号处理中遇到的很多信号是带通型信号，这种信号的带宽往往远小于信号中心频率。若带通信号的上截止频率为fH，下截止频率为fL，这时并不需要抽样频率高于两倍上截至频率fH，可按照带通采样定理确定抽样频率。
带通采样定理：一个频带限制在(fL，fH)内的时间连续信号x(t)，信号带宽B＝fH-fL,令M＝fH/B-N，这里N为不大于fH/B的最大正整数，如果抽样频率fs满足条件：
Figure BDA0002026299030000011
则可以由抽样序列无失真的重建原始信号。
带通抽样定理在频分多路信号的编码、数字接收机的中频采样数字化中有重要的应用。作为一个特例，我们考虑fH＝NB(N＞1)的情况，即上截止频率为带宽的整数倍。若按低通抽样定理，则要求抽样频率fs≥2NB，抽样后信号各段频谱间不重叠，采用低通滤波器或带通滤波器均能无失真的恢复原始信号。根据带通抽样，若将抽样频率取为fs＝2B(m值取为N-1)，抽样后信号各段频谱之间仍不会发生混叠。采用带通滤波器仍可无失真地恢复原始信号，但此时抽样频率远低于低通抽样定理fs＝2NB的要求。
零中频，是指RF信号(Radio Frequency)直接转化到零频信号，LPF(低通滤波器)用于近端干扰信号的抑制，在零中频架构中，在典型的相位/幅度调制中，正交的I和Q两路信号是必须的，由于两个边带信号包含了不同有用信息，必须在相位上区分。
常用的零中频接收机需要针对不同的频率设计不同参考时钟的混频器，当速率达到1GHz以上时，其设计难度巨大，对于器件的要求也非常高。因此对于高速信号传输，传统的零中频接收机方案已经不能满足要求。
发明内容
本发明所要解决的技术问题在于：如何降低ADC的采样速率，提供了一种降低ADC采样速率的装置。
本发明是通过以下技术方案解决上述技术问题的，本发明包括IQ调制器、单刀双掷开关、中频带通采样链路、PLL参考时钟配置器与零中频采样链路；
所述中频带通采样链路与零中频采样链路并行设置；
所述单刀双掷开关用于控制中频带通采样链路与零中频采样链路的开闭，选择不同的采样模式；
所述PLL参考时钟配置器与IQ调制器电连接，用于产生时钟脉冲信号；
所述IQ调制器位于零中频采样链路中，用于解调由接收机处理过的中频信号。
优选的，所述IQ调制器包括电感、电容、第一放大器、移相组件、混频器、滤波器与第二放大器，所述电容与第一放大器串联，所述电容的一端接地，其另一端接入电路，用于滤除电路中的高频成分，所述第一放大器的输出端连接有两条支路，一条支路为I路，另一条支路为Q路，所述I路与Q路均包括有一个混频器、一个滤波器与一个第二放大器，所述移相组件位于I路中，用于改变I路中信号的相位。
优选的，所述移相组件为90°移相器、延迟线与两个45°移相器中任一种。
优选的，所述第二放大器为程控增益放大器、压控增益放大器与差动放大器中任一种。
优选的，所述装置的工作波段为75-340GHz，所述接收机所接收的空口带宽范围为500MHz-2GHz。
优选的，所述装置的输入端与接收机相连接，所述装置的输出端与信号处理板卡相连接，信号处理板卡的内部设置有ADC、基带信号处理模块与IQ不平衡校正模块，基带信号处理模块用于解调由ADC从中频带通采样链路中采样的信号，IQ不平衡校正模块用于对由ADC从零中频采样链路中采样的信号进行盲校正。
一种降低ADC采样速率的方法，包括以下步骤：
S1：接收机将太赫兹信号下变频为中频信号；
S2：根据信号中心频率通过单刀双掷开关选择采样链路；
S3：通过S2中选择的采样链路对信号进行采样并处理。
本发明相比现有技术具有以下优点：该降低ADC采样速率的装置及方法，将传统零中频低通采样装置与带通采样装置结合，利用内置开关进行通道选择，在信号中心频率较低时采用低通采样装置，在信号中心频率较高时采用带通采样装置，结构简单便于加工，可以大批量生产，结构限制较小，易于实现，其设计方法更为灵活，可以通过调整通道选择实现不同频带的信号接收，简化了中频到基带的电路设计，且降低了ADC的采样速率。
附图说明
图1是本发明与接收机以及信号处理板卡配合工作流程示意框图；
图2是本发明的IQ解调器的工作流程示意框图。
图中：1、IQ调制器；2、中频带通采样链路；3、零中频采样链路；4、PLL参考时钟配置器；5、单刀双掷开关；11、电感；12、电容；13、第一放大器；14、移相组件；15、混频器；16、滤波器；17、第二放大器。
具体实施方式
下面对本发明的实施例作详细说明，本实施例在以本发明技术方案为前提下进行实施，给出了详细的实施方式和具体的操作过程，但本发明的保护范围不限于下述的实施例。
实施例一
如图1-2所示，本实施例提供一种技术方案：一种降低ADC采样速率的装置，包括IQ调制器1、单刀双掷开关5、中频带通采样链路2、PLL参考时钟配置器4与零中频采样链路3；
中频带通采样链路2与零中频采样链路3并行设置；
单刀双掷开关5用于控制中频带通采样链路2与零中频采样链路3的开闭，选择不同的采样模式；
PLL参考时钟配置器4与IQ调制器1电连接，用于产生时钟脉冲信号；
IQ调制器1位于零中频采样链路3中，用于解调由接收机处理过的中频信号。
IQ调制器1包括电感11、电容12、第一放大器13、移相组件14、混频器15、滤波器16与第二放大器17，电容12与第一放大器13串联，电容12的一端接地，其另一端接入电路，用于滤除电路中的高频成分，第一放大器13的输出端连接有两条支路，一条支路为I路，另一条支路为Q路，I路与Q路均包括有一个混频器15、一个滤波器16与一个第二放大器17，移相组件14位于I路中，用于改变I路中信号的相位；
移相组件14为90°移相器、延迟线或两个45°移相器等；
第二放大器17为程控增益放大器、压控增益放大器或差动放大器；
装置的工作波段为75-340GHz，所述接收机所接收的空口带宽范围为500MHz-2GHz；
装置的输入端与接收机相连接，装置的输出端与信号处理板卡相连接，信号处理板卡的内部设置有ADC、基带信号处理模块与IQ不平衡校正模块，基带信号处理模块用于解调由ADC从中频带通采样链路2中采样的信号，IQ不平衡校正模块用于对由ADC从零中频采样链路3中采样的信号进行盲校正。
本实施例还提供了一种降低ADC采样速率的方法，包括以下步骤：
S1：接收机将太赫兹信号下变频为中频信号；
信号由太赫兹信号THz在接收机进行下变频，成为中频信号IF；
S2：根据信号中心频率通过单刀双掷开关5选择采样链路。
根据系统的自动选择算法通过单刀双掷开关5选择合适的采样链路以满足系统最优性能；
S3：通过S2中选择的采样链路对信号进行采样并处理
在零中频采样链路3导通时，中频信号IF进入IQ调制器1中，由90°移相组件14分为两路互相正交的IQ信号，两路互相正交的IQ信号由混频器15下变频成为基带信号、滤波器16用于滤出可用波形，并经过放大器后输入至ADC进行模拟数字变换，基带信号进入ADC中被采样后，再进入IQ不平衡校正模块中进行盲校正，对于I/Q两路信号的相位，I/Q幅度不平衡会导致解调信号的星座图恶化，误码率恶化，因而需要在算法上对I/Q幅度不平衡做I/Q盲校正。IQ盲校正后，通过进入FPGA进行基带运算处理。
实施例二
本实施例与实施例一的区别为：本实施例提供了一种降低ADC采样速率的方法，包括以下步骤：
S1：接收机将太赫兹信号下变频为中频信号
信号由太赫兹信号THz在接收机进行下变频，成为中频信号IF；
S2：根据信号中心频率通过单刀双掷开关5选择采样链路。
S1中的中频信号IF的信号中心频率较高时，通过单刀双掷开关5使中频带通采样链路2导通；
S3：通过S2中选择的采样链路对信号进行采样并处理
在中频带通采样链路2导通时，中心频率较高的中频信号IF直接接入ADC，并且利用带通采样定理对信号进行无损采样，最后通过进入FPGA进行基带运算处理，简化了中频到基带的电路设计，降低了ADC的采样速率；
除上述实施方式外，本实施例中的其余实施方式均与实施例一中的实施方式相同。
综上所述，两组实施例的降低ADC采样速率的装置及方法，将传统零中频低通采样装置与带通采样装置结合，利用内置开关进行通道选择，在信号中心频率较低时采用低通采样装置，在信号中心频率较高时采用带通采样装置，结构简单便于加工，可以大批量生产，结构限制较小，易于实现，其设计方法更为灵活，可以通过调整通道选择实现不同频带的信号接收，简化了中频到基带的电路设计，且降低了ADC的采样速率。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (6)

1.一种降低ADC采样速率的装置，其特征在于，包括：IQ调制器、单刀双掷开关、中频带通采样链路、PLL参考时钟配置器与零中频采样链路；
所述中频带通采样链路与零中频采样链路并行设置；
所述单刀双掷开关用于控制中频带通采样链路与零中频采样链路的开闭，选择不同的采样模式；
所述PLL参考时钟配置器与IQ调制器电连接，用于产生时钟脉冲信号；
所述IQ调制器位于零中频采样链路中，用于解调由接收机处理过的中频信号；
利用所述装置进行采样并处理的过程为先通过接收机将太赫兹信号下变频为中频信号；再根据信号中心频率通过单刀双掷开关选择采样链路，在中频信号的信号中心频率高时，通过单刀双掷开关选择中频带通采样链路；在中频信号的信号中心频率低时，通过单刀双掷开关选择零中频带通采样链路；最后通过已选择的采样链路对信号进行采样并处理；
所述IQ调制器包括电感、电容、第一放大器、移相组件、混频器、滤波器与第二放大器，所述电容与第一放大器串联，所述电容的一端接地，其另一端接入电路，用于滤除电路中的高频成分，所述第一放大器的输出端连接有两条支路，一条支路为I路，另一条支路为Q路，所述I路与Q路均包括有一个混频器、一个滤波器与一个第二放大器，所述移相组件位于I路中，用于改变I路中信号的相位。
2.根据权利要求1所述的一种降低ADC采样速率的装置，其特征在于：所述移相组件为90°移相器、延迟线与两个45°移相器中任一种。
3.根据权利要求1所述的一种降低ADC采样速率的装置，其特征在于：所述第二放大器为程控增益放大器、压控增益放大器与差动放大器中任一种。
4.根据权利要求1所述的一种降低ADC采样速率的装置，其特征在于：所述装置的工作波段为75-340GHz，所述接收机所接收的空口带宽范围为500MHz-2GHz。
5.根据权利要求1所述的一种降低ADC采样速率的装置，其特征在于：所述装置的输入端与接收机相连接，所述装置的输出端与信号处理板卡相连接，信号处理板卡的内部设置有ADC、基带信号处理模块与IQ不平衡校正模块，基带信号处理模块用于解调由ADC从中频带通采样链路中采样的信号，IQ不平衡校正模块用于对由ADC从零中频采样链路中采样的信号进行盲校正。
6.一种降低ADC采样速率的方法，其特征在于，采用如权利要求1～5任一项所述的装置对信号进行接收，包括以下步骤：
S1：接收机将太赫兹信号下变频为中频信号；
S2：根据信号中心频率通过单刀双掷开关选择采样链路；
S3：通过S2中选择的采样链路对信号进行采样并处理。
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