CN110109853B - 数据采集和处理装置及方法 - Google Patents

Abstract

本发明涉及一种数据采集和处理装置及方法，通过FPGA、存储控制器、存储器实现了对外部信息的采集、以及通过处理器实现了对外部信息的分析和运算处理，由于上述处理器在从存储器上读取数据的同时，FPGA还在继续采集外部信息，并将采集到的数据实时传送给存储器，使上述的数据采集和处理装置达到了处理数据和采集数据时间上重叠，极大的提高了数据采集和处理装置中的数据传输效率，进而提高了数据采集和处理装置的数据处理能力。

Description

数据采集和处理装置及方法

技术领域

本申请涉及信息处理技术领域，尤其涉及一种数据采集和处理装置及方法。

背景技术

随着集成电路及互联网行业快速发展，数据采集(Data Acquisition)是获取信息的基本手段。数据采集和处理技术已经广泛应用于互联网信息技术、工业生产、科学技术研究及分布式领域，其作用和地位越来越重要。现代科学技术各个领域都离不开最基础的数据采集和处理。

目前，传统的数据采集及处理系统包括至少一个下位单片机、以及至少一个上位PC(personal computer)机。其中，下位单片机用于采集信息，并通过相应的接口，将采样到的数据发送到与之连接的上位PC机上，上位PC机再对接收到的数据进行分析和处理，之后进一步的将处理结果相应的发送到其它下位外设电路或下位单片机上进行之后处理或应用。

但是，上述数据采集处理系统均是基于上位PC机与下位单片机之间的数据交互来实现数据采集和处理，即数据需要在单片机以及PC机之间跨越传输，因此在面对大量的采集数据时，有限的传输带宽制约了数据的传输速率，从而降低了数据采集及处理系统的数据传输效率。

发明内容

基于此，有必要针对上述技术问题，提供一种能够有效提高数据传输速率，进而提高数据传输效率的数据采集和处理装置及方法。

第一方面，一种数据采集和处理装置，所述装置包括：

系统级芯片SOC和存储器；SOC包括现场可编程门阵列FPGA、总线、存储控制器、处理器；FPGA、存储控制器、处理器通过总线相互连接；存储控制器的输出端与存储器的输入端连接；FPGA用于采集数据，并将采集到的数据和对应的存储地址通过总线发送给存储控制器；存储控制器用于根据存储地址，将采集到的数据写入到存储器中，并根据处理器通过总线发送的读操作指令从存储器中读取所述采集到的数据；处理器用于对读取到的数据进行分析和运算，得到分析结果。

在其中一个实施例中，所述装置还包括：至少一个模数转换器ADC；ADC的输出端与FPGA的输入端连接；ADC用于对数据进行模数转换；FPGA具体用于从ADC中采集数据，并对ADC的工作方式进行配置。

在其中一个实施例中，所述装置还包括：信号调理电路；信号调理电路的输出端与多个ADC的输入端连接；信号调理电路用于根据预设的测量行程范围对接收到的信号电压进行调制。

在其中一个实施例中，所述装置还包括：传感器；传感器的输出端与信号调理电路的输入端连接；传感器用于采集信息，并将采集到的信息转换成电信号发送至信号调理电路。

在其中一个实施例中，所述FPGA包括：至少一个先进先出FIFO模块和地址映射逻辑单元；FIFO模块的输入端与ADC的输出端连接；FIFO模块的输出端与地址映射逻辑单元的输入端连接；地址映射逻辑单元的输出端与总线连接；FIFO用于缓存FPGA采集到的数据；地址映射逻辑单元用于存储采集到的数据对应的存储地址，并将存储地址通过总线发送到存储控制器中。

在其中一个实施例中，所述SOC还包括：至少一个通信接口，处理器通过通信接口与外部设备连接；通信接口用于将处理器的输出数据传输至外部设备。

在其中一个实施例中，所述处理器包括：第一处理器和第二处理器；第一处理器通过总线和第二处理器连接；第二处理器与至少一个通信接口连接；第一处理器用于读取存储器中的数据；第一处理器还用于对读取的数据进行分析和运算，并将分析和运算结果发送给所述第二处理器；第二处理器用于将分析和运算结果通过总线传输至存储控制器，以使存储控制器将分析和运算结果写入到存储器中；第二处理器还用于将分析和运算结果通过至少一个接口传输至外部设备中。

第二方面，一种数据采集和处理方法，所述方法应用于第一方面实施例所述的数据采集和处理装置，所述数据采集和处理装置包括：SOC和存储器；SOC包括FPGA、总线、存储控制器、处理器；

FPGA采集数据，并将采集到的数据和对应的存储地址通过总线发送给存储控制器；存储控制器根据存储地址，将采集到的数据写入到存储器中，并根据处理器通过总线发送的读操作指令从存储器中读取采集到的数据；处理器对读取到的数据进行分析和运算，得到分析结果。

在其中一个实施例中，所述FPGA采集数据，包括：

FPGA接收自检指令；自检指令用于指示数据采集和处理装置开始采集和处理数据；

在接收到所述自检指令之后开始以预设的采集工作模式采集数据，得到所述采集到的数据；

判断所述采集到的数据的数据量是否达到预设数据总量，若所述采集到的数据的数据量达到所述预设数据总量，则重新配置所述采集工作模式，使所述FPGA重新开始采集数据；

若所述采集到的数据的数据量未达到所述预设数据总量，则判断所述数据量是否达到预设单位数据量；若所述数据量未达到预设单位数据量，则控制所述FPGA继续采集数据，若所述数据量达到预设单位数据量，则执行所述处理器对所述采集到的数据进行分析和运算，得到分析结果的步骤。

在其中一个实施例中，在得到所述分析结果之后，所述方法还包括：

判断分析结果是否为故障信号，若是，则发出警报信号，并返回执行判断采集到的数据是否达到预设数据总量的步骤；若否，则返回执行判断采集到的数据是否达到预设总量的步骤。

本申请提供的一种数据采集和处理装置及方法，通过FPGA、存储控制器、以及存储器实现了对SOC外部数据的采集，以及通过处理器实现了对外部数据的分析和运算处理。由于上述处理器在从存储器上读取数据的同时，FPGA还在继续采集外部数据，并将采集到的数据实时传送给存储器，使上述的数据采集和处理装置达到了处理数据和采集数据时间上的重叠，缩短了数据采集和处理装置内部的数据传输时间，另外，FPGA、存储控制器、存储器、处理器同时被设置在数据采集和处理装置中，相比于传统的先利用采集器件采集数据，再利用PC机后执行处理采集数据的方法，本申请减少了采集器件与PC机之间的硬件连接线路，因此，本申请提出的数据采集和处理装置克服了硬件连接线造成的带宽限制，极大的提高了数据采集和处理装置内部的数据传输速率，进而提高了数据采集和处理装置的数据传输效率。

附图说明

图1为一个实施例提供的一种数据采集和处理装置的结构示意图；

图2为一个实施例提供的一种数据采集和处理装置的结构示意图；

图3为一个实施例提供的一种数据采集和处理装置的结构示意图；

图4为一个实施例提供的一种数据采集和处理装置的结构示意图；

图5为一个实施例提供的一种FPGA的结构示意图；

图5A为一个实施例提供的另一种FPGA的结构示意图；

图6为一个实施例提供的一种SOC的结构示意图；

图6A为一个实施例提供的另一种SOC的结构示意图；

图7为一个实施例提供的一种数据采集和处理装置的结构示意图；

图8为一个实施例提供的一种数据采集和处理装置的结构示意图；

图9为一个实施例提供的一种数据采集和处理装置的结构示意图；

图10为一个实施例提供的一种数据采集和处理方法的流程图；

图11为一个实施例提供的一种FPGA采集数据的方法的流程图；

图12为一个实施例提供的一种数据采集和处理方法的流程图。

具体实施方式

为了使本申请的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本申请进行进一步详细说明。应当理解，此处描述的具体实施例仅用以解释本申请，并不用于限定本申请。

本申请的说明书和权利要求书及所述附图中的术语“第一”、“第二”、“第三”和“第四”等是用于区别不同对象，而不是用于描述特定顺序。此外，术语“包括”和“具有”以及它们任何变形，意图在于覆盖不排他的包含。例如包含了一系列步骤或单元的过程、方法、系统、产品或设备没有限定于已列出的步骤或单元，而是可选地还包括没有列出的步骤或单元，或可选地还包括对于这些过程、方法、产品或设备固有的其它步骤或单元。

在本文中提及“实施例”意味着，结合实施例描述的特定特征、结构或特性可以包含在本申请的至少一个实施例中。在说明书中的各个位置出现该短语并不一定均是指相同的实施例，也不是与其它实施例互斥的独立的或备选的实施例。本领域技术人员显式地和隐式地理解的是，本文所描述的实施例可以与其它实施例相结合。

图1为一个实施例提供的一种数据采集和处理装置的结构示意图。该数据采集和处理装置用于同时采集数据和处理数据。如图1所示，该数据采集和处理装置包括：系统级芯片SOC和存储器；SOC包括现场可编程门阵列FPGA、总线、存储控制器、处理器；FPGA、存储控制器、处理器通过总线相互连接；存储控制器的输出端与存储器的输入端连接。

其中，FPGA用于采集数据，并将采集到的数据和对应的存储地址通过总线发送给存储控制器；存储控制器用于根据存储地址，将采集到的数据写入到存储器中，并根据处理器通过总线发送的读操作指令从存储器中读取采集到的数据；处理器用于对读取到的数据进行分析和运算，得到分析结果。

上述系统级芯片(Signal Operation Control，SOC)是一种专用目标的集成电路，其中可以包含完整体系并有嵌入软件的全部内容。在本实施例中，SOC主要用于采集外部设备或器件向SOC发送的数据，并同时对采集到的数据进行分析和运算处理，从而将经过分析和运算处理后的结果转换为控制信号，以控制与SOC连接的外部设备执行相应的检测工作，或将经过分析和运算处理后的结果转换为警示信号在外部设备的显示屏上显示，以提醒用户。

上述存储器用于存储SOC采集到的数据；可选的，该存储器还可以存储SOC对采集到的数据进行分析和运算处理过程中的过程数据和结果数据；可选的，该存储器还可以存储应用程序对应的代码。具体的，上述存储器可以是一种同步动态随机存储器，例如，DDR2SDRAM、DDR3SDRAM、DDR4SDRAM等系列的同步动态随机存储器，还可以是其它类型的存储器，对此本实施例不作限制。

上述现场可编程门阵列(Field－Programmable Gate Array，FPGA)是一种可编程的集成电路，在本实施例中用于对与之连接的采集器件的工作方式进行配置，以及对采集到的数据进行预处理等。例如，FPGA可以模拟SPI时序来对每一个采集器件的工作方式进行配置，FPGA还可以对采集到的数据进行缓冲处理。

上述总线可以包括数据总线、地址总线和控制总线，分别用来传输数据、数据地址和控制信号。本实施例中，上述数据总线用于传输FPGA的输出数据给存储控制器，以使存储控制器可以将该输出数据正常的写入到存储器中；上述地址总线用于传输数据对应的存储地址给存储控制器，以使存储控制器可以根据数据对应的存储地址将数据对应的写入到存储器中。上述控制总线用于传输处理器输出的读操作指令给存储控制器，以使存储控制器可以根据接收到的读操作指令对存储器进行读操作。在实际应用中，可选的，上述总线可以采用AXI总线，或其它类型的总线，对此本实施例不作限制。

上述存储控制器用于接收数据总线上传输的数据，并控制将接收到的数据写入到存储器中；还用于接收地址总线上传输的地址，并根据接收到的地址控制将数据对应的写入到存储器中；还用于接收控制总线上传输的读操作指令，并根据读操作指令执行读取存储器的操作。可选的，上述存储控制器可以是一种与DDR3存储器匹配的DDR3存储控制器，也可以是与存储器类型匹配的其它类型的存储控制器，对此本实施例不做限制。

上述处理器可以是单核处理器，也可以是双核处理器，主要用于调用预先定义的检测算法或智能算法对SOC采集到的数据进行分析和运算处理，得到分析和运算结果，并将分析和运算结果输出到SOC的外部，以供其它设备使用。例如，本实施例中的处理器可以是一种Cortex_A9系列的处理器，也可以是其它类型的处理器，对此本实施例不做限制。

本实施例中，当如图1所示的数据采集和处理装置同时进行数据的采集和处理时，SOC可以先通过FPGA对与FPGA连接的采集器件的工作方式进行配置，然后按照配置后的工作方式控制FPGA从采集器件上采集数据，并将采集到的数据以及对应的存储地址通过总线发送给存储控制器，再由存储控制器根据存储地址将接收到的数据写入到存储器中的对应空间内，同时，处理器通过总线向存储控制器发送读操作指令，以从存储器中读取FPGA采集到的数据，以及对读取到的数据进行分析和运算，得到分析或运算结果。需要说明的是，当存储器被写入数据后，SOC触发其中的处理器读取存储器中的数据，于此同时，FPGA继续采集外部的数据，并将采集到的数据继续写入到存储器中。上述采集和处理之间的协作过程可以采用现有的PING-PONG机制实现数据的同时采集和处理。

上述实施例提供的数据采集和处理装置，通过FPGA、存储控制器、以及存储器实现了对SOC外部数据的采集，以及通过处理器实现了对外部数据的分析和运算处理。由于上述处理器在从存储器上读取数据的同时，FPGA还在继续采集外部数据，并将采集到的数据实时传送给存储器，使上述的数据采集和处理装置达到了处理数据和采集数据时间上的重叠，缩短了数据采集和处理装置内部的数据传输时间，另外，FPGA、存储控制器、存储器、处理器同时被设置在数据采集和处理装置中，相比于传统的先利用采集器件采集数据，再利用PC机后执行处理采集数据的方法，本申请减少了采集器件与PC机之间的硬件连接线路，因此，本申请提出的数据采集和处理装置克服了硬件连接线造成的带宽限制，极大的提高了数据采集和处理装置内部的数据传输速率，进而提高了数据采集和处理装置的数据传输效率。

图2为一个实施例提供的一种数据采集和处理装置的结构示意图。如图2所示，上述数据采集和处理装置还包括：至少一个模数转换器ADC；ADC的输出端与FPGA的输入端连接。其中，ADC用于对数据进行模数转换；FPGA具体用于从ADC中采集数据，并对ADC的工作方式进行配置。

上述ADC为一种模拟信号到数字信号的转换模块，具体可以包括高速型的ADC,可选的，也可以包括高精度型的ADC，可选的，还可以同时包括高速型的ADC和高精度型的ADC，以满足不同的应用需求。每一个ADC可以单独工作，不受到其它通道的速度制约。在实际应用中，上述ADC还可以连接传感器或测试仪器，并接收传感器或测试仪器输出的模拟信号。

本实施例中，在SOC的输入端连接至少一个ADC时，各ADC负责将输入的模拟信号进行模数转换，再将各转换后的数字信号输出至FPGA，可选的，ADC可以将转换后的数字信号通过并行总线输出至FPGA，FPGA接收到ADC上传输的数字信号后，对该数字信号进行预处理后传送到后级部件进行相应的处理。需要说明的是，当每次数据采集和处理装置开始采集和处理数据之前，SOC可以根据实际应用需求通过FPGA，对每一个ADC的工作方式进行配置，例如，时钟频率及模式，数据沿模式(DDR/SDR模式)，滤波因子，数据输出格式等。

上述实施例中，由于在FPGA的输入端可以同时连接不同类型的ADC，具体可以包括高速型的ADC和高精度型的ADC，扩大了本申请提供的数据采集和处理装置的应用范围，灵活性较高。

图3为一个实施例提供的一种数据采集和处理装置的结构示意图。如图3所示，上述数据采集和处理装置还包括：信号调理电路。上述信号调理电路的输出端与多个ADC的输入端连接。其中的信号调理电路用于根据预设的测量行程范围对接收到的信号电压进行调制。

其中，测量行程范围可以由信号调理电路根据应用需求具体设定，本实施例中的测量行程范围可以被设定为0-3.3v的测量行程范围，也可以为其它测量行程范围，对此本实施不做限制。

可选的，信号调理电路还具有对输入的电信号进行缓存、电压保持以及过压保护等功能。具体的，信号调理电路可以利用精密运算放大器做电信号的电压跟随和调理。可选的，信号调理电路还可以采用轨对轨技术，以确保输入的电信号无损，同时还可以通过切换在单端输入和差分输入之间的选择使用，能够更好地兼容到连接各种类型的传感器或测试仪器。

本实施例中，当数据采集和处理装置开始采集和处理数据时，信号调理电路可以接收外部输入的电信号，并按照测量行程范围，对该输入的电信号的电压进行调节，以使信号调理电路的输出电压能够满足后级电路的输入需求。由于上述的信号调理电路对输入的电信号的电压进行了限制，因此，对数据采集和处理装置起到了一定的保护作用。需要说明的是，信号调理电路接收到的电信号可以是外部的传感器输出的电信号，也可以是外部的其它测试仪器输出的电信号，对此本实施例不做限制。

图4为一个实施例提供的一种数据采集和处理装置的结构示意图。如图4所示，上述数据采集和处理装置还包括：传感器；传感器的输出端与信号调理电路的输入端连接。上述传感器用于采集信息，并将采集到的信息转换成电信号发送至信号调理电路。

本实施例中的传感器用于探测外部的物理信息，并将探测到的物理信息转换成电信号，以及将电信号发送至后级的信号调理电路。可以理解的是，本实施例中的传感器可以包括多个不同类型的传感器，也可以包括同种类型的多个传感器，对此本实施例不做限制。而且，当传感器包括多个传感器时，在数据采集和处理装置利用这多个传感器开始采集外部的物理信息时，多个传感器可以同时将采集到的物理信息转换成电信号后发送给信号调理电路进行并行处理，进而提高了数据采集和处理装置的数据处理速度。

可选的，图5为一个实施例提供的一种FPGA的结构示意图。上述所有实施例所述装置中的FPGA包括：至少一个先进先出FIFO模块和地址映射逻辑单元；其中FIFO模块的输入端与ADC的输出端连接；FIFO模块的输出端与地址映射逻辑单元的输入端连接；地址映射逻辑单元的输出端与总线连接；其中的FIFO用于缓存FPGA采集到的数据；上述地址映射逻辑单元用于存储采集到的数据对应的存储地址，并将存储地址通过总线发送到存储控制器中。

上述先进先出模块(First Input First Output，FIFO)，是一种先入先出的双口缓冲器，即第一个进入其内的数据第一个被移出，其可以包括两种结构：触发导向结构和零导向传输结构，本实施例对此不做限制。

上述地址映射逻辑单元中预先存储有映射关系表，而该映射关系表上记录有采集的数据和存储地址的对应关系，以便地址映射逻辑单元可以根据采集的数据查找到对应的存储地址，并将采集的数据和对应的存储地址发送到后级部件进行处理。

在本实施例中，当数据采集和处理装置开始采集数据时，FIFO按照先入先出的方式采集前端ADC的输出数据，并将采集到的数据传送给后级的地址映射逻辑单元，地址逻辑单元再根据接收到的数据在预先存储的映射关系表中查找与该数据对应的存储地址，并同时将数据以及对应的存储地址发送到总线上，以便之后处理。

可选的，如图5A所示，FIFO模块包括也可以两个输出端，一个输出端与地址映射逻辑单元的输入端连接，用于给地址映射逻辑单元提供数据，以便地址映射逻辑单元根据输入的数据输出对应的存储地址至总线；另一个输出端与总线连接，用于直接将采集到的数据传送至总线。

可选的，图6为一个实施例提供的一种SOC的结构示意图。上述所有实施例所述装置中的SOC包括：至少一个通信接口，处理器通过通信接口与外部设备连接；通信接口用于将处理器的输出数据传输至外部设备。

上述通信接口可以是任一种类型的通信接口，例如，如图6A所示的结构示意图中，通信接口包括CAN总线接口、串行外设接口SPI、以太网接口ETH、以及异步收发传输接口UARI。

其中，CAN总线接口包括CAN MAC和CAN PHY,CAN MAC设置在SOC上，并与处理器的输出端连接；CAN PHY设置外部设备上，用于和设置在SOC上的CANMAC对接；可选的，CAN总线接口还可以连接多个节点，便于多平台兼容和扩充使用，且本实施例还可以通过设置高速CAN隔离收发器CTM1051M实现CAN节点功能，使CAN总线接口具备极地的电磁辐射和高的抗静电干扰性。

上述SPI连接外部的SPI Flash，SPI Flash为数据采集和处理装置的程序存储介质，以及用于存储数据采集和处理装置在使用过程当中掉电不丢失的内容。

上述以太网接口ETH包括ETH MAC和ETH PHY，ETH MAC设置在SOC上，并与处理器的输出端连接；ETH PHY设置在外部设备上，用于和设置在SOC上的ETH MAC对接；上述的ETHMAC和ETH PHY之间可以采用RGMII方式互联，ETH PHY器件采用RTL8211E，以满足1000Base-T IEEE802.3ab标准，可以进一步的和SOC中的处理器上运行的TCP/IP协议栈软件对接，实现数据的千兆快速传输。

上述UARI通过串行协议RS485与收发器SP3485连接，SP3485完成TTL电平到485电平的转换外加防静电以及抗浪涌。

上述实施例通过设置多种类型的通信接口，实现了与多种类型的外部设备进行通信，进而扩大的本申请提供的数据采集和处理装置的应用范围。而且，多种类型的通信接口可以包括用于高速传输的以太网接口和用于低速传输的串行CAN总线和接口，进一步的提高了数据采集和处理装置的兼容性。

可选的，图7为一个实施例提供的一种数据采集和处理装置的结构示意图。如图7所示，该装置中的处理器包括：第一处理器和第二处理器；第一处理器通过总线和第二处理器连接；第二处理器与至少一个通信接口连接。第一处理器用于读取存储器中的数据；第一处理器还用于对读取的数据进行分析和运算，并将分析和运算结果发送给第二处理器；第二处理器用于将分析和运算结果通过总线传输至存储控制器，以使存储控制器将分析和运算结果写入到存储器中；第二处理器还用于将分析和运算结果通过至少一个接口传输至外部设备中。

上述第一处理器可以具体采用Cortex_A9系列的处理器，用于调用程序代码中的计算方法，解释计算指令和处理软件中的数据，并得到分析结果。上述第二处理器也可以具体采用Cortex_A9系列的处理器,在一种应用场景下，第二处理器可以用于接收第一处理器传送的分析结果，并将该分析结果转换成控制信号传送至与第二处理器连接的各通信接口，以便数据采集和处理装置可以根据该控制信号控制外部设备执行相应的操作。在另一种应用场景下，第二处理器还可以通过总线向存储控制发送写操作指令，以及分析结果，使存储控制器可以根据写操作指令向存储器中写入分析结果。

结合本实施例的方案，以Cortex_A9_0和Cortex_A9_1为例说明第一处理器和第二处理器的工作过程：数据采集和处理装置中的SOC上电，并开始采集数据以及将采集到的数据传送至存储器中，此时，Cortex_A9_0通过总线向存储控制器发送读操作指令，使存储控制器根据该读操作指令从存储器中读取数据，并使存储控制器将读取到的数据通过总线传送至到Cortex_A9_0，Cortex_A9_0在接收到读取的数据后，调用相应的计算方法，对读取的数据进行分析和运算，得到分析结果，再进一步的将分析结果通过总线传送给Cortex_A9_1，一方面，Cortex_A9_1在接收到分析结果后，将分析结果转换成对应的控制信号，并将该控制信号对应的发送到与Cortex_A9_1连接的通信接口上，以便数据采集和处理装置可以根据控制信号驱动外部设备执行相应的操作。可选的，Cortex_A9_1在接收到分析结果后，还可以直接将分析结果通过通信接口发送至外部设备，以使外部设备可以显示该分析结果。另一方面，Cortex_A9_1在接收到分析结果后，通过总线将分析结果以及对应的写操作指令发送到存储控制器，以使存储控制器根据写操作指令将分析结果写入到存储器中。

需要说明的是，上述Cortex_A9_1可以根据分析结果产生多个控制信号，并将多个控制信号分别通过不同的通信接口发送至外部，实现能够同时控制不同的设备，可选的，上述Cortex_A9_1也可以将一个控制信号或分析结果同时通过不同的通信接口发送至外部，对此本实施例不作限制。

上述实施例中，由于同时采用了第一处理器和第二处理器，即双核处理器，并使用第一处理器实现对采集到的数据进行分析和运算，使用第二处理器实现将分析结果发送至通信接口与外部设备通信，且第一处理器和第二处理器可以进行并行工作，因此，极大的提高了数据采集和处理装置的数据处理速率。

可选的，图8为一个实施例提供的一种数据采集和处理装置的结构示意图。如图8所示，该装置中的SOC和存储器集成于一个板卡上。

其中，板卡为一种硬质电路板，具体的可以是一种PCB板。本实施例将SOC中包含的所有器件与SOC外的存储器集成在一个板卡上，一方面可以使电路结构紧凑，另一方面，减少了存储器与SOC之间的硬件线路连接，使SOC在将大量的数据写入到存储器，或者处理器从存储器上读取大量的数据时，不受硬件线路带宽的限制，极大的提高了数据采集和处理装置内部的数据传输效率。

综合上述所有实施例，本申请还提供了一种数据采集和处理装置的结构示意图。如图9所示。

本实施例是描述数据采集和处理装置的一个具体实施例，本实施例中的总线AXIPORT，实现将FPGA采集的数据和对应的存储地址传送给DDR3CONTROLER，DDR3CONTROLER将FPGA采集的数据根据对应的存储地址写入到DDR3中；同时，Cortex_A9_0 CPU通过总线向DDR3CONTROLER发送读取数据指令，以实现从DDR3中读取数据，并对读取的数据进行分析和运算，得到分析结果，再进一步的将分析结果通过总线发送给Cortex_A9_1CPU，Cortex_A9_1CPU接收到分析结果后可以直接将分析结果,或者将分析结果转换成控制信号，通过SPI接口发送到外部的SPI_FLASH中，或通过ETH MAC接口发送到外部的ETH PHY和RJ45上，或通过CAN MAC接口发送到外部的CAN PHY上，或通过UART发送到外部的SP3485上。图9中采用的ADC为高速多通道的ADC，可以实现高速采集和多信号的同时采集，提高了数据采集和处理装置的数据采集能力。

基于上述所有实施例提供的数据采集和处理装置，本申请还提供了一种数据采集和处理方法，该方法应用于上述数据采集和处理装置，该装置包括：SOC和存储器；SOC包括FPGA、总线、存储控制器、处理器；如图10所示，所述方法包括：

S101、FPGA采集数据，并将采集到的数据和对应的存储地址通过总线发送给存储控制器。

S102、存储控制器根据存储地址，将采集到的数据写入到存储器中，并根据处理器通过总线发送的读操作指令从存储器中读取采集到的数据。

S103、处理器对读取到的数据进行分析和运算，得到分析结果。

步骤S101-S103所述的数据采集和处理方法与前述图1实施例所述的数据采集和处理装置所述的内容对应，具体内容可以参见本申请关于数据采集和处理装置的限定，在此不再累赘说明。

本申请提供的数据采集和处理方法，通过FPGA、存储控制器、以及存储器实现了对SOC外部数据的采集，以及通过处理器实现了对外部数据的分析和运算处理。由于上述处理器在从存储器上读取数据的同时，FPGA还在继续采集外部数据，并将采集到的数据实时传送给存储器，使上述的数据采集和处理装置达到了处理数据和采集数据时间上的重叠，缩短了数据采集和处理装置内部的数据传输时间，另外，FPGA、存储控制器、存储器、处理器同时被设置在数据采集和处理装置中，相比于传统的先利用采集器件采集数据，再利用PC机后执行处理采集数据的方法，本申请减少了采集器件与PC机之间的硬件连接线路，因此，本申请提出的数据采集和处理装置克服了硬件连接线造成的带宽限制，极大的提高了数据采集和处理装置内部的数据传输速率，进而提高了数据采集和处理装置的数据传输效率。

在一个实施例中，如图11所示，本申请提供了一种FPGA采集数据的方法，具体方法包括：

S201、FPGA接收自检指令；自检指令用于指示数据采集和处理装置开始采集和处理数据。

其中，自检指令可以由FPGA从外部被自检的设备得到。在利用数据采集和处理装置开始采集和处理数据之前，用户可以通过自检设备向数据采集和处理装置发出用于指示检测开始的自检指令，使数据采集和处理装置开始工作。

S202、在接收到自检指令之后开始以预设的采集工作模式采集数据，得到采集到的数据。

其中，采集工作模式用于表示与FPGA连接的ADC的工作方式，例如，ADC的采样率、精度等工作方式，采集工作模式还可以分为固定数量采样和持续采样，采样工作模式可以根据实际应用需求预先由FPGA设置。在实际应用中，每次在数据采集和处理装置上电后，FPGA均需要预先配置ADC的工作方式，如果不需要进行特别配置或更改原来的工作模式，FPGA可以使用默认的ADC的工作方式采样数据。本实施例中，当FPGA接收到自检指令后，会按照预先设置好的采样工作模式从ADC上采集数据，并将采集到的数据传送至后级部件进行处理。

S203、判断采集到的数据的数据量是否达到预设数据总量，若采集到的数据的数据量达到预设数据总量，则执行S204；若采集到的数据的数据量未达到预设数据总量，则执行S205。

其中，预设数据总量为数据采集和处理装置在完成采集和处理数据任务时对应的数据总量。当FPGA采集到的数据的数据量达到预设数据总量时，说明数据采集和处理装置完成了本次数据采集和处理的任务，可以执行下一步的采集和处理任务，或者结束采集和处理的任务。当FPGA采集到的数据的数据量未达到预设数据总量时，说明数据采集和处理装置还没有完成本次数据采集和处理的任务，需要继续采集外部数据以及处理采集到的数据。

S204、重新配置采集工作模式，使FPGA重新开始采集数据。

本实施例涉及的是FPGA采集到的数据的数据量达到预设数据总量的应用情况，在该应用情况下，FPGA还可以重新配置ADC的采集工作模式，之后从ADC上重新开始采集数据,直到采集到的数据的数据量达到了预设数据总量为止。可选的，FPGA还可以按照原来的采集工作模式从ADC上重新开始采集数据。

S205、判断数据量是否达到预设单位数据量；若数据量未达到预设单位数据量，则执行S206；若数据量达到预设单位数据量，则执行S207。

其中，预设单位数据量为处理器一次处理数据的数据总量，当FPGA采集到的数据的数据量未达到单位数据量时，说明处理器从存储器上读取的数据的数据量还不够，需要继续从存储器中读取数据，从而使FPGA继续采集数据，并传送至存储器。当FPGA采集到的数据的数据量达到了单位数据量时，说明此时的处理器完成了一定数据量的读取，并可以开始对读取的数据进行分析和运算处理了。需要说明的是，预设单位数据量可以根据实际应用需求或处理器的处理能力设置，例如，该预设单位数据量可以为1M比特的数据量，对此本实施例不作限制。

本实施例涉及的是FPGA采集到的数据的数据量未达到预设数据总量的应用情况，在该应用情况下，处理器会进一步的判断FPGA采集到的数据的数据量是否达到预设单位数据量；然后根据不同的判断结果执行不同的操作。

S206、控制FPGA继续采集数据。

本实施例涉及的是FPGA采集到的数据的数据量未达到单位数据量的应用情况，在该应用情况下，处理器控制FPGA继续采集数据，直到采集到的数据的数据量达到了单位数据量，以便处理器及时对采集数据进行分析和运算处理。

S207、执行处理器对采集到的数据进行分析和运算，得到分析结果的步骤。

本实施例涉及的是FPGA采集到的数据的数据量达到单位数据量的应用情况，在该应用情况下，处理器对采集到的数据进行分析和运算，得到分析结果。

在一个实施例中，本申请还提供了一种数据采集和处理方法，本实施例应用在故障检测的应用环境中，在图10实施例的基础上，在执行完步骤S103并得到分析结果之后，数据采集和处理装置还可以执行如下步骤，如图12所示，所述步骤包括：

S104、判断分析结果是否为故障信号，若是，则执行S105；若否，则执行S106。

故障信号用于表示被检测的设备中的各模块的故障状态，即当被检测的设备中的任一模块发生故障时，本实施例中的数据采集和处理装置得到的分析结果为故障信号。若分析结果为故障信号时，说明被检测的设备发生故障；若分析结果不是故障信号时，说明被检测的设备正常。

S105、发出警报信号。

本实施例涉及的是数据采集和处理装置得到的分析结果为故障信号时的应用情况，在该应用情况下，数据采集和处理装置中的处理器将分析结果转换成警报信号，并将该警报信号通过SOC上的通信接口发送到外部设备的显示屏上，以向用户指示被检测设备是否发生故障。另外，处理器还需要继续判断采集到的数据是否达到预设数据总量，以便执行数据采集和处理的任务。

S106、返回执行判断采集到的数据是否达到预设总量的步骤。

本实施例涉及的是数据采集和处理装置得到的分析结果不是故障信号时的应用情况，在该应用情况下，处理器继续判断采集到的数据是否达到预设数据总量，以便执行数据采集和处理的任务。

上述实施例中，数据采集和处理装置在向用户发出故障信号的同时，还在继续采集和处理数据，这样的方法数据采集和处理装置可以实时更新发出的故障信号，以便用户可以根据故障信号正确的判断被检测设备的故障位置，提高了数据采集和处理装置对于故障检测的检测准确性。

应该理解的是，虽然图10-12的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，图10-12中的至少一部分步骤可以包括多个子步骤或者多个阶段，这些子步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些子步骤或者阶段的执行顺序也不必然是依次进行。

本领域普通技术人员可以理解实现上述实施例方法中的全部或部分流程，是可以通过计算机程序来指令相关的硬件来完成，所述的计算机程序可存储于一非易失性计算机可读取存储介质中，该计算机程序在执行时，可包括如上述各方法的实施例的流程。其中，本申请所提供的各实施例中所使用的对存储器、存储、数据库或其它介质的任何引用，均可包括非易失性和/或易失性存储器。非易失性存储器可包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)或闪存。易失性存储器可包括随机存取存储器(RAM)或者外部高速缓冲存储器。作为说明而非局限，RAM以多种形式可得，诸如静态RAM(SRAM)、动态RAM(DRAM)、同步DRAM(SDRAM)、双倍数据率SDRAM(DDRSDRAM)、增强型SDRAM(ESDRAM)、同步链路(Synchlink)DRAM(SLDRAM)、存储器总线(Rambus)直接RAM(RDRAM)、直接存储器总线动态RAM(DRDRAM)、以及存储器总线动态RAM(RDRAM)等。

以上实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (10)

1.一种数据采集和处理装置，其特征在于，所述装置包括：系统级芯片SOC、至少一个模数转换器ADC和存储器；所述SOC包括现场可编程门阵列FPGA、总线、存储控制器、处理器；所述FPGA、所述存储控制器、所述处理器通过所述总线相互连接；所述存储控制器的输出端与所述存储器的输入端连接；所述ADC的输出端与所述FPGA的输入端连接；所述FPGA包括：至少一个先进先出FIFO模块和地址映射逻辑单元；所述FIFO模块的输入端与所述ADC的输出端连接；所述FIFO模块的输出端与所述地址映射逻辑单元的输入端连接；所述地址映射逻辑单元的输出端与所述总线连接；

所述FPGA用于采集数据，并将采集到的数据和对应的存储地址通过所述总线发送给所述存储控制器；

所述存储控制器用于根据所述存储地址，将所述采集到的数据写入到所述存储器中，并根据所述处理器通过所述总线发送的读操作指令从所述存储器中读取所述采集到的数据；

所述处理器用于对读取到的数据进行分析和运算，得到分析结果；

所述ADC用于对数据进行模数转换；

所述FPGA具体用于从所述ADC中采集数据，并对所述ADC的工作方式进行配置；

所述FIFO用于缓存所述FPGA采集到的数据；

所述地址映射逻辑单元用于存储所述采集到的数据对应的存储地址，并将所述存储地址通过所述总线发送到所述存储控制器中；

所述处理器在从所述存储器上读取数据的同时，所述FPGA在继续采集数据，并将采集到的数据实时传送给所述存储器，使所述数据采集和处理装置达到处理数据和采集数据时间上的重叠，缩短了所述数据采集和处理装置内部的数据传输时间。

2.根据权利要求1所述的装置，其特征在于，所述装置还包括：信号调理电路；所述信号调理电路的输出端与多个所述ADC的输入端连接；

所述信号调理电路用于根据预设的测量行程范围对接收到的信号电压进行调制。

3.根据权利要求2所述的装置，其特征在于，所述装置还包括：传感器；所述传感器的输出端与所述信号调理电路的输入端连接；

所述传感器用于采集信息，并将所述采集到的信息转换成电信号发送至所述信号调理电路。

4.根据权利要求1所述的装置，其特征在于，所述SOC还包括：至少一个通信接口，所述处理器通过所述通信接口与外部设备连接；

所述通信接口用于将所述处理器的输出数据传输至外部设备。

5.根据权利要求4所述的装置，其特征在于，所述处理器包括：第一处理器和第二处理器；所述第一处理器通过所述总线和所述第二处理器连接；所述第二处理器与所述至少一个通信接口连接；

所述第一处理器用于读取所述存储器中的数据；所述第一处理器还用于对读取的数据进行分析和运算，并将分析和运算结果发送给所述第二处理器；

所述第二处理器用于将所述分析和运算结果通过所述总线传输至所述存储控制器，以使所述存储控制器将所述分析和运算结果写入到所述存储器中；所述第二处理器还用于将所述分析和运算结果通过所述至少一个接口传输至所述外部设备中。

6.根据权利要求1所述的装置，其特征在于，所述存储器为同步动态随机存储器。

7.根据权利要求1所述的装置，其特征在于，所述处理器为Cortex_A9系列的处理器。

8.一种数据采集和处理方法，其特征在于，所述方法应用于权利要求1-7任一项权利要求所述的数据采集和处理装置，所述数据采集和处理装置包括：SOC、至少一个模数转换器ADC和存储器；所述SOC包括FPGA、总线、存储控制器、处理器；所述FPGA包括：至少一个先进先出FIFO模块和地址映射逻辑单元；所述方法包括：

所述FPGA采集数据，并将采集到的数据和对应的存储地址通过所述总线发送给所述存储控制器；

所述存储控制器根据所述存储地址，将所述采集到的数据写入到所述存储器中，并根据所述处理器通过所述总线发送的读操作指令从所述存储器中读取所述采集到的数据；

所述处理器对读取到的数据进行分析和运算，得到分析结果；

所述ADC对数据进行模数转换；

所述FPGA从所述ADC中采集数据，并对所述ADC的工作方式进行配置；

所述FIFO缓存所述FPGA采集到的数据；

所述地址映射逻辑单元存储所述采集到的数据对应的存储地址，并将所述存储地址通过所述总线发送到所述存储控制器中；

所述处理器在从所述存储器上读取数据的同时，所述FPGA在继续采集数据，并将采集到的数据实时传送给所述存储器，使所述数据采集和处理装置达到处理数据和采集数据时间上的重叠，缩短了所述数据采集和处理装置内部的数据传输时间。

9.根据权利要求8所述的方法，其特征在于，所述FPGA采集数据，包括：

所述FPGA接收自检指令；所述自检指令用于指示所述数据采集和处理装置开始采集和处理数据；

在接收到所述自检指令之后开始以预设的采集工作模式采集数据，得到所述采集到的数据；

判断所述采集到的数据的数据量是否达到预设数据总量，若所述采集到的数据的数据量达到所述预设数据总量，则重新配置所述采集工作模式，使所述FPGA重新开始采集数据；

若所述采集到的数据的数据量未达到所述预设数据总量，则判断所述数据量是否达到预设单位数据量；若所述数据量未达到预设单位数据量，则控制所述FPGA继续采集数据，若所述数据量达到预设单位数据量，则执行所述处理器对所述采集到的数据进行分析和运算，得到分析结果的步骤。

10.根据权利要求9所述的方法，其特征在于，在得到所述分析结果之后，所述方法还包括：

判断所述分析结果是否为故障信号，若是，则发出警报信号，并返回执行判断所述采集到的数据是否达到预设数据总量的步骤；若否，则返回执行判断所述采集到的数据是否达到预设数据总量的步骤。

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